【導(dǎo)讀】研究工作及取得的研究成果；包含為獲得其他教育機(jī)構(gòu)的學(xué)位而使用過(guò)的材料；示、驅(qū)動(dòng)等模塊組成核心控制模塊。在主控模塊設(shè)有8個(gè)LED發(fā)光二極管，根據(jù)用戶需要可。以編寫各種亮燈模式。設(shè)計(jì)二種不同時(shí)間節(jié)拍，根據(jù)各種亮燈時(shí)間的不同需要，在不同時(shí)刻。，給出整體設(shè)計(jì)方案；/硬件編程，仿真，下載驗(yàn)證；

　　

【正文】 elsif clk39。event and clk=39。139。then case state is when s0= state=s1。 when s1= state=s2。 led=10000000。 when s2= state=s3。 led=01000000。 when s3= state=s4。 led=00100000。 when s4= state=s5。 led=00010000。 when s5= state=s6。 led=00001000。 when s6= state=s7。 led=00000100。 when s7= 基于 CPLD 的彩燈控制器設(shè)計(jì) 16 state=s8。 led=00000010。 when s8= state=s9。 led=00000001。 其作用是：如果 CLR=39。139。則模塊正常進(jìn)行工作，并且以下四種花型二十九種狀態(tài)00000000100000000100000000100000000100000000100000000100000000100000000100000010000001000001000000100000010000001000000000000000000100000001100000111000001111000111110001111110111111101111111110001000110011001110111011111111 實(shí)現(xiàn)順序循環(huán)顯示。如果想改變多種花型的循環(huán)順序，只需修改部分狀態(tài)即可，本程序有很大的靈活性。 顯示控制模塊波形仿真截圖： 圖 顯示控制模塊波形仿真圖 當(dāng)復(fù)位信號(hào)有效時(shí)彩燈輸出為零，否則，顯示電路在二十九種不同狀態(tài)間轉(zhuǎn)換。 基于 CPLD 的彩燈控制器設(shè)計(jì) 17 ： 圖 顯示控制電路生成元器件符號(hào) 基于 CPLD 的彩燈控制器設(shè)計(jì) 18 第 4 章 八路彩燈控 制系統(tǒng)的實(shí)現(xiàn) 整體功能描述 1，在時(shí)序控制電路 metronome 的設(shè)計(jì)中，利用計(jì)數(shù)器計(jì)數(shù)達(dá)到分頻值時(shí)，對(duì)計(jì)數(shù)器進(jìn)行清零，同時(shí)將輸出信號(hào)反向，這就非常簡(jiǎn)潔地實(shí)現(xiàn)了對(duì)輸入基準(zhǔn)信號(hào)的分頻，并且分頻信號(hào)的占空比為 。 2，在顯示控制電 路 output 的設(shè)計(jì)中，利用狀態(tài)機(jī)非常簡(jiǎn)潔地實(shí)現(xiàn)了四種大花型的循環(huán)變換，同時(shí)利用二十九個(gè)八位常數(shù)的設(shè)計(jì)，可非常方便地設(shè)置和修改四種大花型。 3，對(duì)于頂層程序的設(shè)計(jì)，若為模塊較多的系統(tǒng)，最好使用文本的程序設(shè)計(jì)方式。但因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計(jì)方式，也可以使 用原理圖的設(shè)計(jì)方式。 彩燈顯示控制電路是整個(gè)設(shè)計(jì)的核心 , 彩燈顯示控制模塊能進(jìn)行彩燈的圖案控制 ,它負(fù)責(zé)整個(gè)設(shè)計(jì)的輸出效果即各種彩燈圖案的樣式變化。在電路中以 1 代表燈亮 ,以 0 代表燈滅 ,由 0,1 按不同的規(guī)律組合代表不同的燈光圖案 ,同時(shí)使其選擇不同的頻率 ,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。該程序充分地說(shuō)明了用 VHDL 設(shè)計(jì)電路的簡(jiǎn)單易修改 ,即可通過(guò)適當(dāng)?shù)馗淖兂绦蛑休敵鲎兞縼?lái)改變彩燈的花型。時(shí)序控制模塊對(duì)燈閃的速度控制有兩種速度 :一是１＼４分頻時(shí)鐘脈沖 ,二是 １＼８ 分頻時(shí)鐘脈沖。并且還可以通過(guò)改 變 CLK 的時(shí)鐘輸入信號(hào)來(lái)產(chǎn)生更多的頻率。最后 ,當(dāng)各個(gè)模塊均完成上述操作之后 ,即可利用QuartusII 的原理圖輸入 ,調(diào)用各個(gè)元器件 (底層文件 ) ,以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng) (頂層文件 ) ,并且進(jìn)行仿真。仿真通過(guò) ,即可下載到指定的 CPLD 芯片里面 ,并進(jìn)行實(shí)際連線 ,進(jìn)行最后的硬件測(cè)試。當(dāng)然 ,可以將各個(gè)模塊所生成的元件符號(hào)存放在元件庫(kù)中 ,用以被其它人或其它的設(shè)計(jì)所重復(fù)調(diào)用 ,以簡(jiǎn)化后面的設(shè)計(jì)。 設(shè)計(jì)原理 用 VHDL進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL語(yǔ)言一種全方位硬件描述語(yǔ) 言 ,包括系統(tǒng)行為級(jí) ,寄存?zhèn)鬏敿?jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用 VHDL“自頂向下” 的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡(jiǎn)單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng) 。 基于 CPLD 的彩燈控制器設(shè)計(jì) 19 根據(jù)系統(tǒng)設(shè)計(jì)要求可知，整個(gè)系統(tǒng)共有三個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào) CLK,系統(tǒng)清零信號(hào) CLR ，彩燈節(jié)奏快慢選擇開關(guān) OPT；共有八個(gè)輸出信號(hào) LED[7..0]，分別用于控制八路彩燈。 據(jù)此，我們可以將整個(gè)彩燈控制電路 COTOP 分為兩大部分：時(shí)序控制電路metronome 和顯示控 制電路 output。系統(tǒng)的工作原理如下： 時(shí)序控制電路 metronome 根據(jù)輸入信號(hào) CLK， CLR ， OPT 產(chǎn)生的符合一定要求的、供顯示控制電路 output 使用的控制時(shí)鐘信號(hào)，而顯示控制電路 output則根據(jù)時(shí)序控制電路 metronome 輸入的控制時(shí)鐘信號(hào)，輸出四種大花型循環(huán)變化的、控制八路彩燈工作的控制信號(hào)，這些控制信號(hào)加上驅(qū)動(dòng)電路一起控制彩燈工作。 首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以及各個(gè)模塊之間的接口。最終設(shè)計(jì)方案由一個(gè)八路彩燈花樣循環(huán)顯示控制器和一個(gè)時(shí)序控制分模塊組成。時(shí)序控制模塊根 據(jù)輸入信號(hào)不同頻率的選擇不同的時(shí)鐘信號(hào)輸送到彩燈循環(huán)顯示控制器 ,從而達(dá)到控制彩燈閃爍速度的快慢 ,整個(gè)八路彩燈控制系統(tǒng)設(shè)計(jì)的模塊圖如圖所示。 圖 八路彩燈控制系統(tǒng)設(shè)計(jì)模塊圖 程序編譯與仿真 頂層模塊設(shè)計(jì)程序 ： library ieee。 use 。 entity cotop is port ( clk: in std_logic。 clr: in std_logic。 基于 CPLD 的彩燈控制器設(shè)計(jì) 20 opt:in std_logic。 led: out std_logic_vector(7 downto 0))。 八路彩燈輸出 end cotop。 architecture rtl of cotop is ponent metronome is 定義元件：時(shí)序控制電路 port( clk: in std_logic。 clr: in std_logic。 opt:in std_logic。 clkout: out std_logic)。 end ponent metronome。 ponent output is 定義元件：顯示電路 port( clk: in std_logic。 clr: in std_logic。 led: out std_logic_vector(7 downto 0))。 end ponent output。 signal clk_tmp: std_logic。 begin u1:metronome port map(clk,clr,opt,clk_tmp)。 例化時(shí)序控制模塊 u2:output port map(clk_tmp,clr,led)。 例化顯示電路模塊 end rtl。 基于 CPLD 的彩燈控制器設(shè)計(jì) 21 八路彩燈控制仿真波形： 圖 八路彩燈控制仿真波形 從圖中可以看出當(dāng) OPT 為高電平時(shí)彩燈狀態(tài)轉(zhuǎn)換慢，為低電平時(shí)轉(zhuǎn)換要快，當(dāng)復(fù)位信號(hào)有效時(shí)，所用輸出都清零。 八路彩燈生成元器件符 號(hào)： 圖 八路彩燈生成元器件符號(hào) 對(duì)于頂層程序的設(shè)計(jì)，若為模塊較多的系統(tǒng)，最好使用文本的程序設(shè)計(jì)方式。但因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計(jì)方式，也可以使用原理圖的設(shè)計(jì)方式。上段程序的作用是將時(shí)序控制電路模塊和顯示控制電路模塊結(jié)合起來(lái)，實(shí)現(xiàn)八路彩燈控制器的設(shè)計(jì)，又由于本次程序設(shè)計(jì)的分模塊較少，因此，我們采用了文本設(shè)計(jì)和原理圖設(shè)計(jì)兩種方式。 各模塊 VHDL 程序經(jīng)過(guò)編譯優(yōu)化后，選擇合適的目標(biāo)芯片進(jìn) 行綜合、管腳配置。本電路選用可編程邏輯芯片 Cyclone EP1C3T144C8 由 QuartusII 進(jìn)行仿真，從仿真波形可以看出，此程序可以實(shí)現(xiàn)四種不同花樣彩燈的相互變換，每種花樣 基于 CPLD 的彩燈控制器設(shè)計(jì) 22 彩燈可以循環(huán)變化。但是如果系統(tǒng)的固有頻率很大，彩燈的閃爍速度非?？欤吹降默F(xiàn)象是每個(gè)花樣的八個(gè)彩燈同時(shí)被點(diǎn)亮，為了實(shí)現(xiàn)絢麗多彩的景象，必須要在程序中加一個(gè)分頻進(jìn)程。 與其它硬件設(shè)計(jì)方法相比，用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的：具有很強(qiáng)的行為描述能力，支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯(cuò)誤，可以使用 仿真器對(duì) VHDL 源代碼進(jìn)行仿真允許設(shè)計(jì)者不依賴于器件，容易發(fā)現(xiàn)設(shè)計(jì)中出現(xiàn)的問(wèn)題，以便及時(shí)處理。實(shí)現(xiàn)了設(shè)計(jì)與工藝無(wú)關(guān)，可移植性好，上市時(shí)間快，成本低， ASIC 移植等優(yōu)點(diǎn)。 、管腳分配 圖 管腳分配圖 基于 CPLD 的彩燈控制器設(shè)計(jì) 23 圖 管腳設(shè)置圖 硬件測(cè)試 本電路選用可編程邏輯芯片 Cyclone EP1C3T144C8 由 QuartusII 進(jìn)行 下載 ，從 硬件測(cè)試結(jié)果 可以看出，此程序可以實(shí)現(xiàn) 四 種不同花樣彩 燈的相互變換，每種花樣彩燈可以循環(huán)變化。但是如果系統(tǒng)的固有頻率很大，彩燈的閃爍速度非?？欤吹降默F(xiàn)象是每個(gè)花樣的 八 個(gè)彩燈同時(shí)被點(diǎn)亮，為了實(shí)現(xiàn)絢麗多彩的景象，必須要在程序中加一個(gè)分頻進(jìn)程 。 時(shí)序控制模塊實(shí)現(xiàn)的功能是產(chǎn)生 1＼４和１＼８ 的時(shí)鐘信號(hào)。顯示控制模塊中實(shí)現(xiàn)的四種花型分別為：0000000010000000010000000010000000010000000010000000010000000010000000010000001000000100000100000010000001000000100000000