基于fpga的雷達(dá)中心控制器的設(shè)計-資料下載頁
2024-09-02 19:02本頁面
【導(dǎo)讀】機(jī)的要求越來越高，故此有必要在雷達(dá)和計算機(jī)之間加一個實時控制器。這兩個方面使得計算機(jī)的要求越來越高，計算機(jī)的壓力配置可能。達(dá)不到數(shù)據(jù)處理的要求，即使達(dá)到成本也很高，故加中心控制器。該實驗是對兩路模擬數(shù)據(jù)進(jìn)行一系列的處理，首先是FIR濾波，再數(shù)據(jù)暫。存及DSP鏈路口通信，最終輸出相應(yīng)的數(shù)據(jù)。元及波形產(chǎn)生器的控制，完成雷達(dá)中心控制器的設(shè)計。和設(shè)計;中心控制器硬件電路的調(diào)試和測試.成相應(yīng)的任務(wù)；操作人員對雷達(dá)系統(tǒng)發(fā)送指令，并使其響應(yīng)。較少，對此很有研究的價值。要通過緩存器和數(shù)據(jù)總線。此外由于多種設(shè)備協(xié)調(diào)。處理計算機(jī)來說，更增加了很大負(fù)擔(dān)。
【正文】 dout(7 downto 0)=datab(7 downto 0)。 將低八位輸出 if send_en=39。139。 then state=s1。 else state=s0。 end if。 end case。 end if。 end process。 end data。 在進(jìn)行功能仿真，如圖 所示，輸入數(shù)據(jù)是 1010111100000101， en 使能為高時，分兩段輸出高位段時 10101111，低位段時 01010000，完成了相應(yīng)的功能。 12 圖 數(shù)據(jù)發(fā)送仿真圖 雷達(dá)單元模塊和波形產(chǎn)生器 雷達(dá)單元模塊和波形產(chǎn)生器的原理 對不同的雷達(dá)進(jìn)行不同的控制，使其響應(yīng)，在不同的時間對不同雷達(dá)的控制，使其完成指示任務(wù)。波形產(chǎn)生器，使其產(chǎn)生不同的波形 ，由于考慮到成本問題，這兩個模塊主要用指示燈來代替，兩個按鍵完成對四個雷達(dá)單元或波形產(chǎn)生器在不同的工作狀態(tài)，主要對其兩個模塊的控制，進(jìn)入不同的工作狀態(tài)，響應(yīng)操作人員的指示。 設(shè)計四個按鍵，有兩個按鍵可控制四個不同的雷達(dá)單元；另外兩個按鍵可控制波形產(chǎn)生器以產(chǎn)生四種不同的探測波形。 實現(xiàn)雷達(dá)單元模塊和波形產(chǎn)生器的功能，進(jìn)行其功能的編程如下： library ieee。 use 。 entity xuan2_4 is port(a,b:in std_logic。 s:in std_logic。 d0,d1,d2,d3:out std_logic)。 end entity。 architecture bhv of xuan2_4 is signal q:std_logic_vector(1 to 2)。 begin q=aamp。b。 13 p_b:process(s,q) begin if s=39。039。 then d0=39。139。d1=39。139。d2=39。139。 d3=39。139。 s 為低電平時 , d3d2d1d0 都為高電平； else case q is when 00=d0=39。139。d1=39。039。d2=39。039。d3=39。039。 when 01=d1=39。139。d0=39。039。d2=39。039。d3=39。039。 when 10=d2=39。139。d0=39。039。d1=39。039。d3=39。039。 when 11=d3=39。139。d0=39。039。d1=39。039。d2=39。039。 s為高電平時 , d3d2d1d0根據(jù)的變化得相應(yīng)的結(jié)果； when others=null。 end case。 end if。 end process p_b。 end architecture bhv。 程序分析及流程圖：當(dāng) s 為低電平， d3d2d1d0 統(tǒng)一置高電平，在 s為高電平時，根據(jù) q=aamp。b 得到相應(yīng)的結(jié)果； 完成的功能仿真如圖 圖 波 形發(fā)生器仿真圖 14 當(dāng) ab 為 00時， d3d2d1d0=0001；當(dāng) ab 為 01， d3d2d1d0=0010；當(dāng) ab 為 10，d3d2d1d0=0100；當(dāng) ab 為 11， d0d1d2d3= 1000；主要是根據(jù)源程序得出相應(yīng)的結(jié)果，對應(yīng)仿真圖，驗證源程序是否正確。 程序的流程圖 如下 ： 圖 程序流程圖 開始 初始化 s=0？ d3d2d1d0=1111 Ab=00 Ab=00 Ab=00 Ab=00 0001 0100 0010 1000 結(jié)束 15 5 參考文獻(xiàn) 參考文獻(xiàn) [1]袁俊泉，孫敏琪，曹瑞 .VerilogHDL 數(shù)字系統(tǒng)設(shè)計及其應(yīng)用 .北京 :西安電子科技大學(xué)出版社， 2020 [2]張明友 .信號與 系統(tǒng)分析 .成都 :電子科技大學(xué)出版社， 1990 [3]曾繁泰，陳美金 .VHDL程序設(shè)計 .北京 :清華大學(xué)出版社， 2020 [4]QuartusII Integrated Corp， Quartus11Handbook， Volumel [5]Protel99 SEamp。DXP電路設(shè)計教程 王慶 [6]楊振起，張永順，駱永軍 .雙 (多 )基地雷達(dá)系統(tǒng) .北京 :國防工業(yè)出版社， 1998 [7]丁鷺飛 .雷達(dá)原理 .北京 :電子工業(yè)出版社， 1984 [8]王意青，張明友 .雷達(dá)原理 .成都 :電子科技大學(xué)出 版， 1991 [9]， CyeloneDevieeHandbook， Volumel [10]樓順天，李博菌 .基于 MATLAB的系統(tǒng)分析與設(shè)計 .西安 :西安電子科技大學(xué)出版社， 1999 [11]陳桂明，張明照，戚紅雨 .應(yīng)用 MATLAB語言處理數(shù)字信號與數(shù)字圖像 .北京 :科學(xué)出版社，2020 [12]王金明，楊吉斌 .數(shù)字系統(tǒng)設(shè)計與 :電子工業(yè)出版社， 2020 [13]黃正謹(jǐn)，徐堅，章小麗，等 .CPLD系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用 .北京 :電子工業(yè)出版社， 2020 6 致謝
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