基于fpga的雷達(dá)中心控制器的設(shè)計(jì)(參考版)
2024-09-06 19:02本頁面
【正文】 DXP電路設(shè)計(jì)教程 王慶 [6]楊振起，張永順，駱永軍 .雙 (多 )基地雷達(dá)系統(tǒng) .北京 :國防工業(yè)出版社， 1998 [7]丁鷺飛 .雷達(dá)原理 .北京 :電子工業(yè)出版社， 1984 [8]王意青，張明友 .雷達(dá)原理 .成都 :電子科技大學(xué)出 版， 1991 [9]， CyeloneDevieeHandbook， Volumel [10]樓順天，李博菌 .基于 MATLAB的系統(tǒng)分析與設(shè)計(jì) .西安 :西安電子科技大學(xué)出版社， 1999 [11]陳桂明，張明照，戚紅雨 .應(yīng)用 MATLAB語言處理數(shù)字信號與數(shù)字圖像 .北京 :科學(xué)出版社，2020 [12]王金明，楊吉斌 .數(shù)字系統(tǒng)設(shè)計(jì)與 :電子工業(yè)出版社， 2020 [13]黃正謹(jǐn)，徐堅(jiān)，章小麗，等 .CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用 .北京 :電子工業(yè)出版社， 2020 6 致謝 。b 得到相應(yīng)的結(jié)果； 完成的功能仿真如圖 圖 波 形發(fā)生器仿真圖 14 當(dāng) ab 為 00時， d3d2d1d0=0001；當(dāng) ab 為 01， d3d2d1d0=0010；當(dāng) ab 為 10，d3d2d1d0=0100；當(dāng) ab 為 11， d0d1d2d3= 1000；主要是根據(jù)源程序得出相應(yīng)的結(jié)果，對應(yīng)仿真圖，驗(yàn)證源程序是否正確。 end architecture bhv。 end if。 s為高電平時 , d3d2d1d0根據(jù)的變化得相應(yīng)的結(jié)果； when others=null。d2=39。d1=39。d0=39。 when 11=d3=39。d3=39。d1=39。d0=39。 when 10=d2=39。d3=39。d2=39。d0=39。 when 01=d1=39。d3=39。d2=39。d1=39。 s 為低電平時 , d3d2d1d0 都為高電平； else case q is when 00=d0=39。 d3=39。d2=39。d1=39。 then d0=39。 13 p_b:process(s,q) begin if s=39。 begin q=aamp。 end entity。 s:in std_logic。 use 。 設(shè)計(jì)四個按鍵，有兩個按鍵可控制四個不同的雷達(dá)單元；另外兩個按鍵可控制波形產(chǎn)生器以產(chǎn)生四種不同的探測波形。 12 圖 數(shù)據(jù)發(fā)送仿真圖 雷達(dá)單元模塊和波形產(chǎn)生器 雷達(dá)單元模塊和波形產(chǎn)生器的原理 對不同的雷達(dá)進(jìn)行不同的控制，使其響應(yīng)，在不同的時間對不同雷達(dá)的控制，使其完成指示任務(wù)。 end data。 end if。 end if。 then state=s1。 將低八位輸出 if send_en=39。 否則將高八位輸出； state=s2。 end if。 then state=s0。 then case state is when s0= if send_en=39。event and clk=39。 進(jìn)行定義； begin datab(15 downto 0)=data(15 downto 0)。 signal state:states:=s0。 輸出為 8 位并行數(shù)據(jù)； end data_send。 data:in std_logic_vector(15 downto 0)。 Entity data_send is Port(clk:in std_logic。 use 。 Library ieee。 就是將兩路數(shù)據(jù)數(shù)據(jù)合并，實(shí)驗(yàn)仿真如下圖 圖 數(shù)據(jù)合并的仿真 如上圖所示，高八位數(shù)據(jù)時 11110000，低八位數(shù)據(jù) 00010011，進(jìn)行合并的數(shù)據(jù)為 1111000000010011，完成合并兩路數(shù)據(jù)的功能。data1(7 downto 0)。 輸入十六位數(shù)據(jù)； end data_bine。 輸入八位數(shù)據(jù)； data2:in std_logic_vector(7 downto 0)。 Use 。 4 DSP 鏈路口通信與雷達(dá)單元模塊和波形產(chǎn)生器 DSP 鏈路口通信的原理及實(shí)現(xiàn) 在 DSP 鏈路口通信前面，經(jīng)過兩個緩存器，出來兩路八位數(shù)據(jù)，因?yàn)殒溌房谕ㄐ诺臄?shù)據(jù)線是八 位的，最終要改成八位輸出，所以其完成的功能是： 第一步：將兩路 8位數(shù)據(jù)進(jìn)行合并； 第二部是 鏈路口每次傳輸一個合并后的 16 位數(shù)據(jù) (高位在前 )，分兩次傳輸，每次傳輸 8位。end beh。 end IF 。shift(0):=tmp。 for i in 3 downto 0 loop shift(i+1):=shift(i)。end loop。 pro:=old* coeffs(i+1)。 acc:=pro。 then tmp:=sample。EVENT and clk=39。 end loop。039。)。 then result=(others=39。 begin if reset=39。 variable acc:si
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