基于fpga的雷達(dá)中心控制器的設(shè)計(jì)-文庫(kù)吧資料
2024-09-10 19:02本頁(yè)面
【正文】 gned (16 downto 0)。 variable tmp,old:signed (7 downto 0)。 進(jìn)行相關(guān)的定義； end fir。 sample:in signed(7 downto 0)。 use 。 use 。 7 library ieee。 constant coeffs:coef_arr:=(111111001,111111011,000001101)。 use 。 use 。 編程法設(shè)計(jì) FIR 濾波器 編程法：對(duì)濾波器進(jìn)行編程，完成實(shí)驗(yàn)?zāi)康摹? 6 濾波器的實(shí)現(xiàn) 原理圖法設(shè)計(jì) FIR 濾波器 其中我們要用到的是 線性相位濾波器，實(shí)現(xiàn)的方法主要有兩種方法：一是原理圖法；二是編程法 :原理圖法：調(diào)用 加法器 LPM ADD_SUB 和乘法器 LPM_ MuLT ，其中原理圖如圖 。數(shù)字濾波器正在迅速的代替?zhèn)鹘y(tǒng)的模擬濾波器，后者是利用 RLC 元器件和運(yùn)算放大器實(shí)現(xiàn)的。而 IIR 濾波器需要執(zhí)行無(wú)限數(shù)量次卷積。線性卷積過(guò)程的正式定義如下： [ ] [ ] [ ] [ ] [ ] [ ] [ ]kky n x n f n x n f n k x n k f n??? ? ? ? ? ??? （ 31） LTI 數(shù)字濾波器通常分成有限脈沖響應(yīng) (finite impulse response，也就是FIR)和無(wú)限脈沖響應(yīng) (infinite impulse response，也就是 IIR)兩大類。 LTI與其輸入信號(hào)之間相互作用，經(jīng)過(guò)一個(gè)稱為線性卷積的過(guò)程。 FIR濾波器 濾波器 目的 :對(duì)于理想的線性相位濾波器，濾波器輸出等于輸入在時(shí)間上的移位，可達(dá)到無(wú)失真?zhèn)鬏?.介紹關(guān)于 FIR濾波器相關(guān)的知識(shí)： 3 FIR 濾波器 濾波器的原理 數(shù)字濾波器通常都是應(yīng)用于修正或改變時(shí)域或頻域中信號(hào)的屬性。于 AD9059 的介紹， AD9059 5 是 8 位單片雙通道模數(shù)轉(zhuǎn)換器，主要由 2個(gè)跟蹤 /保持電路 (T/H)、 2 個(gè)模數(shù)轉(zhuǎn)換器 (ADCA、 ADCB)和一個(gè) 的基準(zhǔn)電源等組成，具有高速、高性能、低功耗及易使用等特性， 60MSPS 的編碼速率和 120MHz 的最大功率模擬帶寬使其在多路數(shù)據(jù)采樣系統(tǒng)中表現(xiàn)出優(yōu)秀的動(dòng)態(tài)性能。 4 圖 FIFO 原理圖 FIFO 只是對(duì)數(shù)據(jù)的一個(gè)緩存作用，進(jìn)取什么數(shù)據(jù)，出來(lái)什么數(shù)據(jù)，對(duì)其進(jìn)行功能仿真，仿真圖如圖 所示，當(dāng)進(jìn)去 10101111 八位數(shù)據(jù)時(shí)，出來(lái) q也是八位 10101111 數(shù)據(jù)。方法二是對(duì) FIFO進(jìn)行 編程，完成相應(yīng)的功能。 同時(shí)是異步并行數(shù)據(jù)，同時(shí)對(duì) FIFO 有相關(guān)的指示，允許不同的速率傳輸，同時(shí)也會(huì)指示 FIFO 的空或滿，防止數(shù)據(jù)傳輸過(guò)程中出現(xiàn)錯(cuò)誤。中心控制器和信號(hào)處理機(jī) DSP 之間為異步通信，我們使用兩個(gè) FIFO 分別存 放兩路數(shù)據(jù)，對(duì)兩個(gè) FIFO 的要求完全相同。 中心控制：實(shí)現(xiàn)時(shí)間的嚴(yán)格控制，同時(shí)滿足操作人發(fā)出指令完成相應(yīng)的任務(wù)； 復(fù)位電路：對(duì)中心控制器發(fā)出復(fù)位信號(hào)； 電源：對(duì)輸入電壓進(jìn)行濾波和穩(wěn)壓，提供中心控制器電路需要的 、 電壓。 圖 中心控制器的 實(shí)現(xiàn)結(jié)構(gòu) 總體設(shè)計(jì)的分小模塊 其中中心控制器主要分幾大模塊設(shè)計(jì)： A/D轉(zhuǎn)換器：對(duì) I/Q 兩路信號(hào)進(jìn)行數(shù)字化處理，本來(lái) I/Q 兩路信號(hào)是兩路差拍模擬信號(hào)，輸入差拍信號(hào)的最高頻率為，數(shù)據(jù)采樣率則為總體系統(tǒng)設(shè)計(jì)規(guī)定的 2MHz。 主要工作有如下幾個(gè)方面： 1)根據(jù)項(xiàng)目的要求要對(duì)時(shí)序的嚴(yán)格要求，完成中心控制器的方案設(shè)計(jì)； 2)數(shù)據(jù)預(yù)處理模塊、 DSP 鏈路口通信模塊的 VHDL 的編程和設(shè)計(jì) 3中心控制器硬件電路的調(diào)試和測(cè)試 。 其中關(guān)于 FPGA 的發(fā)展也是很快速，其主要的優(yōu)點(diǎn)決定了其發(fā)展前途 ,主要優(yōu)點(diǎn)有 FPGA 不僅可以解決電子系統(tǒng)小型化、低功耗、可靠性高等問(wèn)題，而且其開(kāi)發(fā)周期短、開(kāi)發(fā)軟件投入少、芯片價(jià)格不斷降低，促使 FPGA 越來(lái)越多地取代了ASIC 的市場(chǎng)，特別是對(duì)小 批量、 多品種的產(chǎn)品需求，使 FPGA 成為首選。因此非常有必要在 數(shù)據(jù)處理計(jì)算機(jī)和雷達(dá)各分系統(tǒng)之間設(shè)計(jì)一個(gè)可實(shí)現(xiàn)雷達(dá)實(shí)時(shí)控制的系統(tǒng)。 現(xiàn)代雷達(dá)中，隨著近距離精跟蹤和目標(biāo)截獲的需要，雷達(dá)的工作周期越來(lái)越短，周期內(nèi)要處理的數(shù)據(jù)流量越來(lái)越大，這對(duì)于既要進(jìn)行大量數(shù)據(jù)的實(shí)時(shí)處理，又要進(jìn)行雷達(dá)工作的實(shí)時(shí)控制的計(jì)算機(jī)來(lái)講是很困難的。通用計(jì)算機(jī)與雷達(dá)系統(tǒng)各個(gè)單元硬件 (信號(hào)處理器、波 形產(chǎn)生器等 )和其它外部設(shè)備 (如鍵盤、鼠標(biāo)、顯示器等 )通過(guò)通用接口相連，它們之間要通過(guò)緩存器和數(shù)據(jù)總線。 1 引言 : 國(guó)內(nèi)外對(duì)雷達(dá)中心控制器這方面的研究還相對(duì)較少，這方面的相關(guān)的文章也相對(duì)較少，對(duì)此很有研究的價(jià)值。 基本滿足以上的符合雷達(dá)系統(tǒng)的設(shè)計(jì)要求，同時(shí)測(cè)試也要達(dá)到相應(yīng)的設(shè)計(jì)指標(biāo)。 其中主要涉及的主要任務(wù)有： 中心控制器的方案設(shè)計(jì)；數(shù)據(jù)預(yù)處理模塊、 DSP 鏈路口通信模塊的 VHDL 的編程和設(shè)計(jì) 。由于 FIR 濾波對(duì)輸入不同的數(shù)據(jù)輸出相應(yīng)的數(shù)據(jù)，結(jié)果也要按輸入而論。 實(shí)驗(yàn)方法是利用 FPGA 的 VHDL 編程的方
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