基于fpga的雷達(dá)中心控制器的設(shè)計(jì)-在線瀏覽
2024-11-05 19:02本頁(yè)面
【正文】 謝 ....................................................................................................................... 15 致謝 .................................................................................................... 錯(cuò)誤 !未定義書(shū)簽。傳統(tǒng)雷達(dá)的中心控制器與數(shù)據(jù)處理設(shè)備一起，都由通用計(jì)算機(jī)實(shí)現(xiàn)。雷達(dá)操作人員工作通用計(jì)算機(jī)直接給雷達(dá)系統(tǒng)各單元發(fā)送指令，對(duì)雷達(dá)的工作狀態(tài)進(jìn)行控制。此外由于多種設(shè)備協(xié)調(diào)工作，雷達(dá)系統(tǒng)的時(shí)間校準(zhǔn)也是必不可少的，對(duì)于處理時(shí)間己經(jīng)十分緊張的數(shù)據(jù)處理計(jì)算機(jī)來(lái)說(shuō)，更增加了很大負(fù)擔(dān)。 目前雷達(dá)中心控制器的設(shè)計(jì)有使用單片機(jī)、 DSP 及數(shù)電模電等元件構(gòu)成的，但是用 FPGA 設(shè)計(jì)相對(duì)而言，系統(tǒng)的可靠性更高、功耗更低，更重要的應(yīng)用 FPGA可設(shè)計(jì)出專(zhuān)用的雷達(dá)中心控制器芯片，具有自主知識(shí)產(chǎn)權(quán)。所以選擇 FPGA 是比較好的選擇。 4)中心控制器聯(lián)合調(diào)試與測(cè)試 2 1 中心控制器的設(shè)計(jì) 總體設(shè)計(jì) 中心控制器的設(shè)計(jì)：對(duì)中心控制器進(jìn)行總體設(shè)計(jì)，畫(huà)出相應(yīng)的框圖，見(jiàn)圖 1。要用到的是 AD9059 是 8位單片雙通道模數(shù)轉(zhuǎn)換器； FIR 濾波：對(duì)兩路 8 位數(shù)字信號(hào)進(jìn)行濾波； 數(shù)據(jù)緩沖：對(duì)濾波后的兩路信號(hào)進(jìn)行緩存，采用 FIFO 存儲(chǔ)器來(lái)實(shí)現(xiàn)，再送給 DSP鏈路口； 鏈路口數(shù)據(jù)發(fā)送：緩存的數(shù)據(jù)進(jìn)入 DSP，完成與 DSP 的通信，同時(shí)要滿足通信I 路模擬信號(hào) Q 路模擬信號(hào) FIR 濾波器 數(shù)據(jù)存儲(chǔ) DSP 鏈路口 A/D 轉(zhuǎn)化器 時(shí)鐘模塊 雷達(dá)單元 波形產(chǎn)生器 中心控制 時(shí)間基準(zhǔn) 顯示界面 顯示界面 緩沖器 采樣時(shí)間 采樣頻率 復(fù)位電 路 電源 3 的速度方面的數(shù)據(jù)要求 ； 雷達(dá)單元：對(duì)不同的雷達(dá)單元進(jìn)行控制，有相應(yīng)的響應(yīng)，完成相應(yīng)的任務(wù)； 波形產(chǎn)生器：產(chǎn)生不同的波形，與不同的數(shù)據(jù)采集有一定的時(shí)間關(guān)系。 2 FIFO 數(shù)據(jù)緩存與 A/D 轉(zhuǎn)換器 數(shù)據(jù)緩存的原理及設(shè)計(jì) FIFO 即先進(jìn)先出堆棧，用作數(shù)據(jù)緩沖器。對(duì) FIFO 的要求如下 : FIFO 深度為 1024，寬度為 8，即存放 1024 個(gè)數(shù)據(jù)，每個(gè)數(shù)據(jù)為 8位。 FIFO 的實(shí)現(xiàn)：在 Quartusll 軟件提供參數(shù)化模塊 LMP_FIFO+，可實(shí)現(xiàn)同步或異步FIFO，具體的設(shè)計(jì)時(shí)可采用兩種方式，一是在原理圖或 VHDL 語(yǔ)言輸入方式下調(diào)用庫(kù)元件 LPM_FIFO+，再對(duì)端口和參數(shù)進(jìn)行編輯即可 。 圖 為向?qū)傻?FIFO 符號(hào)， FIFO 深度為 1024，寬度為 8。 圖 FIF0 功能仿真 A/D 轉(zhuǎn)換器 A/D轉(zhuǎn)換器 要用 AD9059芯片， 采樣時(shí)間長(zhǎng)度 ts=512us 。大部分情況下， AD9059 僅需要一個(gè)單極性的 5V 電源和一個(gè)編碼時(shí)鐘即能正常工作 . 這是主要關(guān)于 A/D轉(zhuǎn)換器方面的要求。最為普通的數(shù)字濾波器就是線性時(shí)間不變量 (linear timeinvariant， LTI)濾波器。表示為 y f x??，其中 f是濾波器的脈沖響應(yīng)， x是輸入信號(hào)，而 y是卷積輸出。顧名思義， FIR 濾波器由有限個(gè)采樣值組成，將上述卷積的數(shù)量降低到在每個(gè)采用時(shí)刻為有限個(gè)。研究數(shù)字濾波器的動(dòng)機(jī)就在于它們正日益成為一種主要的 DSP 操作。模擬原型設(shè)計(jì)只能應(yīng)用在 IIR 設(shè)計(jì)之中，而 FIR 通常采用直接的計(jì)算機(jī)規(guī)范和算法進(jìn)行分析的。 圖 FIR 濾波器 原理圖 兩路數(shù)據(jù)經(jīng)過(guò)乘法器，再進(jìn)行擴(kuò)展 2 位數(shù)據(jù)，這是為了防止數(shù)據(jù)溢出，在經(jīng)過(guò)加法器，截取累加和的高 8位，作為濾波器的最終結(jié)果。以下是實(shí)驗(yàn)源程序： library ieee。 use 。 PACKAGE coeffs is type coef_arr is array(0 to 2) of signed(8 downto 0)。 end coeffs。 use 。 use 。 entity fir is port(clk,reset:in std_logic。 result:out signed(16 downto 0))。 architecture beh OF fir is begin process(clk,reset) type shift_arr is array (4 downto 0) of signed (7 downto 0)。 variable pro:signed (16 downto 0)。 variable shift:shift_arr。039。039。 for i in 0 to 3 loop shift(i):=(others=39。)。 ELSIF clk39。139。 pro:=(tmp+shift(3))*coeffs(0)。 for i in 0 to 0 loop old:= shift(i)
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