【正文】 M、 PROM 編程器即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對其編程。由于 FPGA 高的時(shí)鐘頻率和大規(guī)模邏輯門，以及 I/0口多的特點(diǎn)，易 于實(shí)現(xiàn)以往無法實(shí)現(xiàn)的算法，并且在系統(tǒng)編程的特點(diǎn)使得其研發(fā)比較靈活。當(dāng)然，如果將所有的控制性能都設(shè)計(jì)在一片 FPGA 芯片中，就不得不考慮到成本的問題。所以利用 FPGA 來實(shí)現(xiàn)步進(jìn)電機(jī)的 PWM 波形模塊、電流環(huán)，速度環(huán)和其他一些輔助功能，完成整個(gè)系統(tǒng)的控制。這是一個(gè)高度集成化的單片控制系統(tǒng)，最終可實(shí)現(xiàn)電機(jī)控制電源的模塊化。近些年來，由于步進(jìn)電機(jī)的控制精度不斷提高，越來越多有較高控制精度要求的系統(tǒng)也開始采用步進(jìn)電機(jī)。 目前， FPGA 的主要發(fā)展動(dòng)向是：隨著大規(guī)?，F(xiàn)場可編程邏輯器件的發(fā)展，系統(tǒng)設(shè)計(jì)進(jìn)入 “ 片上可編程系統(tǒng) ” （ SOPC）的新紀(jì)元；芯片朝著高密度、低壓、低功耗方向挺進(jìn)；國際各大公司都在積極擴(kuò)充其 IP 庫，以優(yōu)化的資源更好的滿足用戶的需求，擴(kuò)大市場；特別是引人注目的所謂 FPGA 動(dòng)態(tài)可重構(gòu)技術(shù)的開拓，將推動(dòng)中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說明書 第 7 頁 共 32 頁 數(shù)字系統(tǒng)設(shè)計(jì)觀念的巨大轉(zhuǎn)變 。如今，隨著 FPGA 向更高密度、更大容量、更低功耗和集成更多 IP 的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對由于 FPGA 前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑戰(zhàn)。系統(tǒng)由 FPGA控制器、 L298驅(qū)動(dòng)電路、步進(jìn)電機(jī)組成，能夠步進(jìn)電機(jī)的細(xì)分驅(qū)動(dòng)控制。 第二章：介紹系統(tǒng)的硬件設(shè)計(jì)，系統(tǒng)概述，步進(jìn)電機(jī)介紹，步進(jìn)電機(jī)驅(qū)動(dòng)電路的介紹， FPGA 的介紹。還介紹了 FPGA 技術(shù)在步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)中的應(yīng)用，以及步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)原理。 第五章：對整個(gè)設(shè)計(jì)做了總結(jié)。FPGA 為主控制器，本系統(tǒng)選用控制功能靈活的 FPGA 作為步進(jìn)電機(jī)的主控制器，步進(jìn)電機(jī)驅(qū)動(dòng)電路選用 L298 驅(qū)動(dòng)的驅(qū)動(dòng)電路。步進(jìn)電機(jī)由于能夠精確控制電機(jī)轉(zhuǎn)過的角度，所以得到了廣泛的應(yīng)用。 1950 年后期晶體管的發(fā)明也逐漸應(yīng)用在步進(jìn)電機(jī)上，這對于數(shù)字化的控制變得更為容易。在生產(chǎn)過程中要求自動(dòng)化、省人力、效率高的機(jī)器中，我們很容易發(fā)現(xiàn)步進(jìn)電機(jī)的蹤跡，尤其以重視速度、位置控制、需要精確操作各項(xiàng)指令動(dòng)作的靈活控制性場合步進(jìn)電機(jī)用得最多。隨著微電子和計(jì)算機(jī)技術(shù)的發(fā)展，步進(jìn)電機(jī)的需求量與日俱增，在各個(gè)國民經(jīng)濟(jì)領(lǐng)域都有應(yīng)用。在非超載的情況下，電機(jī)的轉(zhuǎn)速、停止的位置只取決于脈沖信號的頻率和脈沖數(shù)，而不受負(fù)載變化的影響，當(dāng)步進(jìn)驅(qū)動(dòng)器接收到一個(gè)脈沖信號，它就驅(qū)動(dòng)步進(jìn)電機(jī)按設(shè)定的方向轉(zhuǎn)動(dòng)一個(gè)固定的角度 (稱為“步距角” )，它的旋轉(zhuǎn)是以固定的角度一步一步運(yùn)行的。步進(jìn)電機(jī)可以作為一種控制用的特種電機(jī)，利用其沒有積累誤差 (精度為 100%)的特點(diǎn)，廣泛應(yīng)用于各種開環(huán)控制。本章節(jié)以反應(yīng)式步進(jìn)電機(jī)為例，介紹其基本原理與應(yīng)用方法。反應(yīng)式步進(jìn)電機(jī)的轉(zhuǎn)子磁路由軟磁材料制成，定子上有多相勵(lì)磁繞組，利用磁導(dǎo)的變化產(chǎn)生轉(zhuǎn)矩。 圖 步進(jìn)電機(jī)具有 如下的特點(diǎn)： 1）一般步進(jìn)電機(jī)的精度為步進(jìn)角的 35%，且不累積。步進(jìn)電機(jī)溫度過高首先會(huì)使電機(jī)的磁性材料退磁，從而導(dǎo)致力矩下降乃至于失步，因此電機(jī)外表允許的最高溫度應(yīng)取決于不同電機(jī)磁性材料的退磁點(diǎn)；一般來講，磁性材料的退磁點(diǎn)都在攝氏 130 度以上，有的甚至高達(dá)攝氏 200 度以上，所以步進(jìn)電機(jī)外表溫度在攝氏 8090度完全正常。當(dāng)步進(jìn)電機(jī)轉(zhuǎn)動(dòng)時(shí)，電機(jī)各相繞組的電感將形成一個(gè)反向電動(dòng)勢；頻率越高，反向電動(dòng)勢越大。 4）步進(jìn)電機(jī)低速時(shí)可以正常運(yùn)轉(zhuǎn) ,但若高于一定速度就無法啟動(dòng) ,并伴有嘯叫聲。在有負(fù)載的情況下，啟動(dòng)頻率應(yīng)更低。 步進(jìn)電機(jī)驅(qū)動(dòng)電路設(shè)計(jì) 綜合系統(tǒng)使用的是小型步進(jìn)電機(jī)，對電壓和電流要求不是很高，為了 說明應(yīng)用原理，故采用最簡單的驅(qū)動(dòng)電路，目的在于驗(yàn)證步進(jìn)電機(jī)的使用，在正式工業(yè)控制中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說明書 第 10 頁 共 32 頁 中還需在此基礎(chǔ)上改進(jìn)。 圖 在實(shí)際應(yīng)用中一般驅(qū)動(dòng)路數(shù)不止一路，用上圖的分立電路體積大，很多場合用現(xiàn)成的集成電路作為多路驅(qū)動(dòng)。 ULN2020 是高壓大電流達(dá)林頓晶體管陣列系列產(chǎn)品，具有電流增益高、工作電壓高、溫度范圍寬、帶負(fù)載能力強(qiáng)等特點(diǎn)，適應(yīng)于各類要求高速大功率驅(qū)動(dòng)的系統(tǒng)。ULN2020 內(nèi)部結(jié)構(gòu)及等效電路圖如圖 所示。每橋的三級管的射極是連接在一起的，相應(yīng)外接線端可用來連接外設(shè)傳感電阻。 L298 特點(diǎn)是 :工作電壓高，最高工作電壓可達(dá) 46V。步進(jìn)電機(jī)的驅(qū)動(dòng)電路圖如圖 。在設(shè)計(jì)過程中，強(qiáng)調(diào) SOC（片上系統(tǒng)）的概念，在 FPGA 平臺(tái)上實(shí)現(xiàn)了系統(tǒng)中所需要的所有數(shù)字邏輯，包括觸發(fā)器、存儲(chǔ)器，緩沖器， PLL（鎖相環(huán)），計(jì)數(shù)器，譯碼器，多路選擇器等。我們選用 Altera 公司的 Cyclone II 系列的 FPGA— EP2C8Q208C8N 作為主控芯片。下面將對本系列 FPGA 的性能及特點(diǎn)做詳細(xì)介紹。 Altera 公司于 2020年推出的 Cyclone 器件系列永遠(yuǎn)地改變了整個(gè) FPGA 行業(yè)，帶給市場第一也是唯一的以最低成本為基礎(chǔ)而設(shè)計(jì)的 FPGA 系列產(chǎn)品。 Cyclone II FPGA 系列提供了與其上一代產(chǎn)品相同的優(yōu)勢 — 一套用戶定義的功能、業(yè) 界領(lǐng)先的性能、低功耗但具有更多的密度和功能，極大地降低了成本。 Cyclone II 器件的制造基于 300mm 晶圓，采用臺(tái)積電 90nm、低 K 值電介質(zhì)工藝，這種可靠工藝也曾中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說明書 第 13 頁 共 32 頁 被用于 Altera 的 Stratix II器件。通過使硅片面積最小化， Cyclone II器件可以在單芯片上支持復(fù)雜的數(shù)字系統(tǒng)，而在成本上則可以和 ASIC 競爭。 本系統(tǒng)中的 FPGA 配置芯片采用 Altera 公司的芯片 EPCS4。它具有存儲(chǔ)器的功能，在設(shè)計(jì)中主要用來存儲(chǔ)下載的程序。主動(dòng)配置方式由 FPGA 引導(dǎo)配置操作過程，它控制著外部存儲(chǔ)器和初始化過程。本次設(shè)計(jì)采用的是主動(dòng)串行配置方式。本設(shè)計(jì)中使用 USBBlaster 串口下載電纜下載程 序，USBBlaster 串口下載電纜是一種直接連接到 PC 機(jī) USB 接口的硬件接口產(chǎn)品。本系統(tǒng)采用邊界掃描模式。 1 2 3 4 5 6 7 8 9 10 11 12ABCD121110987654321DCBAT i t l eN u m be r R e v i s i o nS i z eA1D a t e : 1 8 J u n 2 0 08 S he e t o f F i l e : E : \畢業(yè)設(shè)計(jì) \ 9 9\ n e w F P G A 6 . d db D r a w n B y:T D IT D OT C KT M S24681013579J P _ A S 1H e a d e r 5 X 224681013579J P _ J T A G 1H e a d e r 5 X 2T C KT D OT M ST D IV C C _3 . 3VA S D On C S OC O N F _ D O N En C O N F I GV C C _3 . 3Vn C S OV C C3V C C7V C C8D A T A2D C L K6n C S1A S D I5GND4U5E P C S 4 N E WV C C _3 . 3VP 20P 22R 4 11 0KD A T A 020T D I19T D O16T C K18T M S17M S E L 01 26M S E L 11 25n C E22D C L K21C O N F _ D O N E1 23n C O N F I G26n S T A T U S1 21U 2 CE P 2 C 8P 21C O N F _ D O N En C O N F I GR 3 81 0KR 3 91 0KR 4 01 0KV C C _3 . 3VR 3 71 0KR 3 51 0KR 3 61 0KV C C _3 . 3VD2L E D 2R 5 22 00C O N F _ D O N E 圖 晶振用來產(chǎn)生一個(gè)不間斷的脈沖波形。 在本系統(tǒng)中的采用的是 40MHz 的晶體振蕩器。 圖 由于系統(tǒng)需要的是 以及 ，而外部設(shè)備提供的是 5V的電壓，故選用了 NCP5504 作為電壓轉(zhuǎn)換電路，它可以將 5V 電壓轉(zhuǎn)換為 和 輸出去。在數(shù)字電路中，電源有兩個(gè)基本功能：首先是為邏輯器件提供工作電源，中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說明書 第 15 頁 共 32 頁 其次是為數(shù)字電平信號提供參考電壓。 本設(shè)計(jì)在每個(gè)電路芯片的電源引腳上都并接一個(gè) ，其作用是降低電路中因負(fù)載變 化而引起的噪聲、減少干擾信號并使信號穩(wěn)定。以此流程，逐步向上遞推直至完成整個(gè)目標(biāo)系統(tǒng)的設(shè)計(jì)。 自底向上的設(shè)計(jì)方法的特點(diǎn)是，必須首先關(guān)注并致力于解決系統(tǒng)最底層硬件的可獲得性，以及他們的功能特性方面的諸多細(xì)節(jié)問題 :在整個(gè)逐級設(shè)計(jì)和測試過程中，始終必須顧及具體目標(biāo)器件的技術(shù)細(xì)節(jié)。 由此可見，在某些情況下，自底向上的設(shè)計(jì)方法是一種低效、低可靠性、費(fèi)時(shí)費(fèi)力，且成本高昂的設(shè)計(jì)方法。自頂向下設(shè)計(jì)方法的有效應(yīng)用必須基于強(qiáng)大的 EDA 工具、具備集系統(tǒng)描述、行為描述和結(jié)構(gòu)描述功能為一體的 VHDL 硬件描述語言，以及先進(jìn)的可編程邏輯器件的開發(fā)設(shè)計(jì)。 在 EDA 技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步 求精的過程。后端設(shè)計(jì)還必須包括設(shè)計(jì)硬件的物理結(jié)構(gòu)實(shí)現(xiàn)方法和測試。主系統(tǒng)及子系統(tǒng)最初的功能要求在 VHDL 里體現(xiàn)為可以被 VHDL 仿真程序驗(yàn)證的可執(zhí)行程序。人為介入的方式主要是根據(jù)仿真的結(jié)果和優(yōu)化的指標(biāo)來控制邏輯綜合的方式和指向。在這些過程中，由于設(shè)計(jì)的下一步是基于當(dāng)前的設(shè)計(jì)，即使發(fā)現(xiàn)問題或作新的修改而無需從頭開始設(shè)計(jì)，也不妨礙整體的設(shè)計(jì)效率。因此， EDA 設(shè)計(jì)方法里十分強(qiáng)調(diào)將前一個(gè) VHDL 模型重用的方法。 自頂向下的設(shè)計(jì)方法能使系統(tǒng)被分解為各個(gè)模塊的集合之后，可以對設(shè)計(jì)的每個(gè)獨(dú)立模塊指派不同的工作小組。 自頂向下的設(shè)計(jì)流程 圖 給出了自頂向下設(shè)計(jì)流程的框圖說明，它包括如下設(shè)計(jì)階段 : (1)提出設(shè) 計(jì)說明書，即用自然語言表達(dá)系統(tǒng)項(xiàng)目的功能特點(diǎn)和技術(shù)參數(shù)等。 在這一項(xiàng)目的表達(dá)中，可以使用滿足 IEEE 標(biāo)準(zhǔn)的 VHDL 的所有語句而不必考慮可綜合性。 圖 (3)VHDL 行為仿真。 (4)VHDL 一 RTL 級建模。從第 3 步到第 4 步，人工介入的內(nèi)容比較多，設(shè)計(jì)者需要給予更多的關(guān)注。在這一階段對 VHDL 一 RTL 級模型進(jìn)行仿真，稱為功能仿真。 (6)邏輯綜合。 (7)測試向量生成。 FPGA 設(shè)計(jì)的時(shí)序測試文件主要產(chǎn)生于適配器。 (8)功能仿真。 中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說明書 第 18 頁 共 32 頁 (9)結(jié)構(gòu)綜合。 (10)門級時(shí)序仿真。 (11)硬件測試。 與其他的硬件描述語言相比， VHDL 具有較強(qiáng)的行為仿真級與綜合級的建模功能，這種能遠(yuǎn)離具體硬件，基于行為描述語言恰好滿足典型的自頂