【正文】 公司的 FIEX 系列等。因此，工作時需要對片內的 RAM 進行編程。加電時，F(xiàn)PGA 芯片將 EPROM 中的數(shù)據(jù)讀 入片內編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。因此， FPGA 能夠反復使用。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。因此， FPGA 的使用非常靈活。Cyclone II 系列 FPGA 從根本上針對低成本進行設 計，為成本敏感的大批量應用提供用基于 FPGA的鬧鐘系統(tǒng)的設計 3 戶定制特性。 圖 1 CLB 基本結構 Cyclone II 系列 FPGA采用了 90nm工藝，相對于 130nm工藝的 Cyclone 系列 FPGA來說，片內邏輯單元的數(shù)量大幅增加，最多可以在到 68416 個邏輯單元。 Cyclone II 系列 FPGA 內部帶有乘法器， 這些 乘法器能用于完成高速乘法操作，使得 Cyclone II 系列 FPGA 的數(shù)字信號處理能力得到增強。嵌入處理器的好處是能夠更靈活地滿足設計需求，縮短開發(fā)周期。目前這種高層次的設計方法已被廣泛采用。 CPLD/FPGA 系 統(tǒng)的工作流程如圖 2 所示。它在 80 年代的后期出現(xiàn)。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware 系統(tǒng)劃分 ① VHDL 代碼或圖 形方式輸入② 編譯器③ 代碼級功能仿 真④ 綜合器⑤ 適配前時序仿真⑥ 適配器 ⑦ 適配仿真模型⑧ 適配后時序仿真 器件編程文件⑧ CPLD/FPGA 實現(xiàn) 適配報告⑧ ASIC 實現(xiàn) 基于 FPGA的鬧鐘系統(tǒng)的設計 5 Description 語言。目前，它在中國的應用多數(shù)是用在 FPGA/CPLD/EPLD 的設計中。 VHDL 主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。 VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內部（或稱不可視部分），既涉及實體的內部功能和算法完 成部分。這種將設計實體分成內外部分的概念是 VHDL 系統(tǒng)設計的基本點與其他硬件描述語言相比， VHDL 具有以下特點： 1．功能強大、設計靈活。它具有多層次的設計描述功能，層層細化，最后可直接生成電路級描述。 VHDL 還支持各種設計方法，既支持自底向上的設計，又支持自 頂向下的設計；既支持模塊化設計，又支持層次化設計。由于 VHDL 已經成為 IEEE 標準所規(guī)范的硬件描述語言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進一步推廣和廣泛應用奠定了基礎。 3．強大的系統(tǒng)硬件描述能力。而描述既可以采用行為描述、寄存器傳輸描述或結構描述，也可以采用三者混合的混合 級描述。 VHDL 支持預定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。設計人員用 VHDL 進行設計時，不需要首先考慮選擇完成設計的器件，就可以集中精力進行設計的優(yōu)化。 5．很強的移植能力。 易于共 享和復用。這些模塊可以預先設計或使用以前設計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設計中進行復用，可以使設計成果在設計人員之間進行交流和共享，減少硬件電路設計。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 （ 3） VHDL 語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。 （ 4）對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設計轉變成門級網表。 Quartus II 開發(fā)環(huán)境 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及 仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。對第三方 EDA 工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方 EDA 工具。 Maxplus II 作為 Altera 的上一代 PLD 設計軟件，由于其出色的易用性而得到了廣泛的應用。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設計輔助工具，集成了 SOPC 和 HardCopy設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。 Quartus平臺與 Cadence、基于 FPGA的鬧鐘系統(tǒng)的設計 7 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容 。支持 MAX7000/MAX3000 等乘積項器件 。最后對 FPAG 的開發(fā)語言及開發(fā)軟件平臺 Quartus II 簡單的介紹了一下，從而說明了 FPGA 整個設計流程的設計條件。 鬧鐘系統(tǒng)的外部設計 針對系統(tǒng)需求進行硬件設計 :硬件部分主要包括綜合計時電路、顯示控制電路和調整控制電路。 鍵盤輸入設計 下面簡要介紹一下系統(tǒng)的輸入界面：系統(tǒng)的輸入界面是有 0~9 十個數(shù)字按鍵和TIME 鍵和 ALARM 鍵組成。 TIME 鍵和 ALARM 鍵用于輔助設定當前時間和鬧鐘時間。在輸入過程中，輸入數(shù)字在顯示屏上從右到左依次顯示。在校時狀態(tài)下，若有輸入錯誤或要取消校時，停止輸入，稍待 5s，不按任何鍵，即可回到計時狀態(tài)。在計時狀態(tài) 下，用數(shù)字鍵 0~9 鍵輸入新的時間，然后按“ ALARM”確認，即可使新設置的鬧鐘生效。 基于 FPGA的鬧鐘系統(tǒng)的設計 8 系統(tǒng)輸出部分 系統(tǒng)輸出部分主要是顯示電路模塊，由 4 個七段數(shù)碼管組成，用于顯示當前時間 (時：分 )或設置的鬧鐘時間。 圖 3 控制器外部端口 各端口的作 用如下： CLK 為外部時鐘信號， RESET 為復位信號。 當 ALARM_BUTTON 為高電平時，表示用戶按下“ ALARM”鍵。 當 LOAD_NEW_A 為高電平時，控制鬧鐘時間寄存器加載新的鬧鐘時間值。 當 SHOW_NEW_TIME 為高電平時，控制七 段數(shù)碼顯示電路顯示新的時間值，即用戶通過數(shù)字鍵輸入的時間；否則，當 SHOW_NEW_TIME 為低電平時，根據(jù) SHOW_A信號的值控制顯示當前的時間或鬧鐘時間。 控制器的功能可以通過有限狀態(tài)自動機（ FSM）的方式來實現(xiàn)。 S1：接收鍵盤輸入狀態(tài)。在此狀態(tài)下，顯示屏上顯示的是用戶鍵入的數(shù)字。在狀態(tài) S1 時用用戶按下 ALARM 鍵后進入此狀態(tài)。在狀態(tài) S1 時用戶按下 TIME 鍵后進入此狀態(tài)。在狀態(tài) S0 時用戶直接按下 ALARM 鍵后進入此狀態(tài)。請注意，在這個狀態(tài)下，用戶按下 ALARM鍵盤后，顯示屏上保持顯示鬧鐘時間，經過一段時間以后，再返回狀態(tài) S0 顯示計時器基于 FPGA的鬧鐘系統(tǒng)的設計 9 時間。例如在狀態(tài) S0，當信號 KEY=‘ 1’時， SHOW_NEW_TIME 的信號的賦值為‘ 1’，而其他信號 LOAD_NEW_A，LOAD_NEW_C 和 SHOW_A 的值此時都賦為‘ 0’。 2．實現(xiàn)的程序 見附錄 3. 仿真波形如圖 4 所示 : 由波形圖，我們可以看到，當 KEY 為高電平時，即用戶按下數(shù)字鍵“ 0” ~“ 9”時， SHOW_NEW_TIME 同時也為高電平 ,即此時數(shù)碼管顯示用戶通過數(shù)字鍵輸入的時間 ,且用戶輸入新時間完畢后 ,按下 ALARM 鍵 ,同時 LOAD_NEW_A 為高電平 ,控制鬧鐘時間寄存器加載新的鬧鐘時間 . 基于 FPGA的鬧鐘系統(tǒng)的設計 10 圖 4 控制器仿真波形 鬧鐘系統(tǒng)的譯碼器的 設計 1. 本模塊的功能是將每次按下鬧鐘系統(tǒng)的數(shù)字鍵盤且產生的一個數(shù)字所對應的 10位二進制數(shù)據(jù)信號轉換為 1 位十進制整數(shù)信號，以作為小時、分鐘計數(shù)的 4 個數(shù)字之一，其外部端口如圖 5 所示。輸入數(shù)據(jù)與與輸出數(shù)據(jù)的譯碼關系見表3。 END ART。 鬧鐘系統(tǒng)的移位寄存器的設計 1. 本模塊的功能是在 CLK 端口輸入信號的上升沿同步下，將 KEY 端口的輸入信號移入 NEW_TIME 端口的輸出信號最低位，原有信息依次向左移，最高位信息丟失；而 RESET 端口的輸入信號對 NEW_TIME 端口輸出信號進行異步清零復位。 圖 7 移位寄存器外部端口 2. 實現(xiàn)該模塊的 VHDL 程序如下： ARCHITECTURE ART OF KEY_BUFFER IS SIGNAL N_T:T_CLOCK_TIME。 ELSIF(CLK’EVENT AND CLK=’1’)THEN FOR I IN 3 DOWNTO 1 LOOP N_T(I)=N_T(I1)。 N_T(0)=KEY。 END PROCESS。 END ART。 鬧鐘系統(tǒng)的鬧鐘寄存器和時間計數(shù)器的設計 1．電路系統(tǒng)工作原理 鬧鐘寄存器模塊的功能是在時鐘上升沿同步下，根據(jù) LOAD_NEW_A 端口的輸入信號控制 ALARM_TIME 端口的輸出 .當控制信號有效 (高電平 )時 ,把 NEW_ALARM_TIME端口的輸入信號值輸出 。鬧鐘寄存器的外部端口如圖 9 所示。 ELSE IF RISING_EDGE(CLK)THEN IF LOAD_NEW_A=’1’THEN ALARM_TIME=NEW_ALARM_TIME。 END IF。 END IF。 3. 仿真波形如圖 10 所示 : 圖 10 鬧鐘寄存器仿真波形 根據(jù)仿真波形 我們看到，當 LOAD_NEW_A，為高電平時，鬧鐘時間改為 NEW_ALARM_TIME所示時間。這兩個組件和功能和設計描述比較相似，它們之間的區(qū)別主要在于自動累加功能的有無和控制信號的優(yōu)先作用次序。 RESET 端口的控制優(yōu)先于 LOAD_NEW_C 端口。時間計數(shù)器模塊的外部接口圖如圖 11 所示。 6. 仿真波形如圖 12 所示 : 圖 12 時間計數(shù)器仿真波形 根據(jù)時間計數(shù)器的仿真波形 ，我們看到，當 LOAD_NEW_C為高電平時， CURRENT_TIME加載 NEW_CURRENT_TIME 端時間，重新開始計時。當 SHOW_NEW_TIME 端口輸入信號無效（低電平）時，判斷 SHOW_A 端口的輸入信號，為高電平時，根據(jù) ALARM_TIME 端口的輸入信號（時間數(shù)據(jù)）產生相應的 4 個七段數(shù)碼顯示器的驅動，并在 DISPLAY 端口輸出該信號；為低電平時。當 ALARM_TIME 端口的輸入信號值與 CURRENT_TIME 端口的輸入信號值相同時，SOUND_ALARM 端口的輸出信號有效（高電平），反之無效。 圖 13 顯示驅動器外部接口 2. 實現(xiàn)該模塊的 VHDL 程序如下： 3. 仿真波形如圖 14 所示 : 圖 14 顯示驅動器仿真