【正文】 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 1 本科生畢業(yè)設(shè)計（論文） 基于 FPGA 的鬧鐘系統(tǒng)的設(shè)計 The Design of Alarm Clock System Based on FPGA 總 計： 畢業(yè)設(shè)計（論文） 26 頁 表 格： 2 個 插 圖 ： 18 幅 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 2 基于 FPGA 的鬧鐘系統(tǒng)的設(shè)計 [摘 要 ] 本設(shè)計在對鬧鐘系統(tǒng)的原理及其功能進行分析的基礎(chǔ)上，采用自頂向下的設(shè)計方法，以現(xiàn)場可編程門陣列（ FPGA）作為硬件基礎(chǔ)，對鬧鐘系統(tǒng)進行電路設(shè)計。 本文的研究目的也是利用 EDA技術(shù)來實現(xiàn)帶鬧鐘功能的 24小時計時器。分別介紹發(fā)展歷史、發(fā)展動態(tài)、 設(shè)計 思路、系統(tǒng)原 理、系統(tǒng)功能分析、系統(tǒng)結(jié)構(gòu)、各個模塊分析與設(shè)計以及主要工作過程，并且 經(jīng)實際電路測試與仿真從而實現(xiàn)了一種基于 FPGA 的精確可 靠的數(shù)字鬧鐘系統(tǒng)。 關(guān)鍵字： VHDL, QuartusII, FPGA, 鬧鐘 The Design of Alarm Clock System Based on FPGA Abstract: The design is based on the analysis of the alarm system and its functions, using topdown design approach to field programmable gate array (FPGA) as a hardware foundation, on the alarm system circuit design. Purpose of this paper makes use of EDA techniques to achieve the alarm clock function with the 24hour timer. Introduces the research background, the development history, the development tendency, the research mentality , the system principle the system function analysis ,the system structure, each module analysis principle, the system function analysis, the system structure, each module analysis and the design as well as the prime task process separately . and by the actual circuit testing and simulation in order to achieve an accurate and reliable based on the number of FPGA alarm system Key words: VHDL, QuartusII, FPGA, Alarm clock 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 3 目 錄 1 緒言 ............................................................. 1 課題的背景及意義 ............................................. 1 鬧鐘系統(tǒng)發(fā)展概述 .............................................. 1 本章小節(jié) ...................................................... 2 2 FPGA 概述 ........................................................ 2 FPGA 簡介 ..................................................... 2 FPGA 系統(tǒng)設(shè)計流 程 ............................................. 4 VHDL 簡介 ..................................................... 4 QUARTUS II 開發(fā)環(huán)境 ............................................ 6 本章小結(jié) ..................................................... 7 3. 鬧鐘系統(tǒng)的設(shè)計 ................................................... 7 鬧 鐘系統(tǒng)的外部設(shè)計 ............................................ 7 鍵盤輸入設(shè)計 .............................................. 7 系統(tǒng)輸出部分 .............................................. 8 FPGA 內(nèi)部部分模塊設(shè)計與仿真 ................................... 8 鬧鐘系統(tǒng)的控制器的設(shè)計 .................................... 8 鬧鐘系統(tǒng)的譯碼器的設(shè)計 ................................... 10 鬧鐘系統(tǒng)的移位寄存器的設(shè)計 ............................... 11 鬧鐘系統(tǒng)的鬧鐘寄存器和時間計數(shù)器的設(shè)計 ................... 12 鬧鐘系統(tǒng)的顯示驅(qū)動器的設(shè)計 ............................... 14 鬧鐘系統(tǒng)的分頻器的設(shè)計 ................................... 15 鬧鐘系統(tǒng)的整體組裝 ....................................... 16 本章小結(jié) ..................................................... 18 結(jié)束語 ............................................................. 19 參考文獻(xiàn) ........................................................... 20 附錄 ............................................................... 21 致謝 ............................................................... 25 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 1 1 緒言 課題的背景及意義 當(dāng) 今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。數(shù)字集成電路本身在不斷地進行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路，發(fā)展到超大規(guī)模集成電路（ VLSIC