【正文】 ，幾萬(wàn)門(mén)以上）以及許多具有特定功能的專(zhuān)用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專(zhuān)用集成電路（ ASIC）芯片，而且希望 ASIC 的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件（ FPLD），其中 應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門(mén)陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）。 在許多儀器儀表中都用到鬧鐘定時(shí) ,目前 通常是采用專(zhuān)用的數(shù)字鬧鐘芯片 ,但是這種芯 片 功能固定 ,不利于嵌入式應(yīng)用 .而且 ,在儀器儀表的許多應(yīng)用場(chǎng)合已經(jīng)采用了 FPGA 可編程芯片 .這樣一來(lái) ,為我們?cè)谑褂糜布臻g的 FPGA 器件中在嵌入一個(gè)計(jì)時(shí)鬧鐘提供了極大的方便 ,而且不會(huì)增加成本 ,并可以使系統(tǒng)結(jié)構(gòu)更加簡(jiǎn)單 ,體積更小 ,成本更低 ,具有更好的嵌入式和可移植特性 . 鬧鐘系統(tǒng)發(fā)展概述 六十年代末，七十年代初帶鬧鐘的電子鐘表已悄 悄在起步，因?yàn)榭陀^存在成本低，精度高，顯示直觀方便（不用上發(fā)條）的優(yōu)點(diǎn)沖擊了傳統(tǒng)機(jī)械表的統(tǒng)治地位。到底 90年代初基本壟斷了鐘表市場(chǎng)。而隨著時(shí)代的發(fā)展 ， 在生產(chǎn)生活中對(duì)計(jì)時(shí)工具的要求也逐漸增高，高效節(jié)能理念的深入人心，功耗大開(kāi)發(fā)周期長(zhǎng)的傳統(tǒng)電子表已經(jīng)顯然不適合時(shí)代的要求。 20 世紀(jì)末數(shù)字電子技術(shù)得到飛速發(fā)展，數(shù)字電子技術(shù)的應(yīng)用已經(jīng)滲透到人類(lèi)生活的各個(gè)方面。從計(jì)算機(jī)到手機(jī)，從數(shù)字電 視到數(shù)字電話，從家用電器到軍用設(shè)備，從自動(dòng)化到航天技術(shù)都廣泛的采用 了數(shù)字電子技術(shù)。 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA 技術(shù)。 EDA 技術(shù)就是領(lǐng)先功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)硬件描述語(yǔ)言 HDL（ Hardware Description Language） 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化和仿真直到下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC 芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。 EDA 技術(shù)使得電子鬧鐘設(shè)計(jì)工作僅限于利用硬件描述語(yǔ)言和 EDA 軟件平臺(tái) 完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省設(shè)計(jì)成本。 本設(shè)計(jì)就是運(yùn)用 EDA 技術(shù)，根據(jù)鬧鐘要實(shí)現(xiàn)的功能： 計(jì)時(shí)功能、鬧鐘功能、 設(shè)置新的計(jì)時(shí)器時(shí)間、設(shè)置新的鬧鐘時(shí)間、顯示所設(shè)置的鬧鐘。采用高層 硬件描述語(yǔ)言 VHDL 進(jìn)行設(shè)計(jì)。首先程序基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 2 文本輸入，處理（編譯、檢查、邏輯優(yōu)化與綜合。適配、分割、布局、布線、生成編程數(shù)據(jù)文件 ），然后進(jìn)行功能仿真和時(shí)序仿真，最 后下載到 FPGA 器件中 并進(jìn)行功能測(cè)試，進(jìn)行輸入操作、查處輸入結(jié)果驗(yàn)證設(shè)計(jì)電路。 本章小節(jié) 本章首先對(duì)所研究課題的背景做以闡述， 簡(jiǎn)要介紹了 FPGA 的發(fā)展歷程，進(jìn)而 從 鬧鐘的發(fā)展歷史到今天的廣泛應(yīng)用，進(jìn)一步說(shuō)明了當(dāng)前社會(huì)鬧鐘系統(tǒng)設(shè)計(jì)的意義。 2 FPGA 概述 FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Arry 的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 1. FPGA 采用了邏輯單元陣列（ LOA， Logic Cell Arry）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊（ CLB， Configurable Logic Block）、輸入輸出模塊（ IOB， Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。其中 CLB 結(jié)構(gòu)如圖 1 所示。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶(hù)不需要投片生產(chǎn)就能得到合用的芯片； （ 2） FPGA 可做其他全定制或半定制 ASIC 電路的試樣片： （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳； （ 4） FPGA 是 ASIC 電 路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一； （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度和可靠性的最佳選擇之一。 2. 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA公司的 FIEX 系列等。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的。因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。用戶(hù)可以根據(jù)不同的配置模式采用不同的編程方式。加電時(shí)，F(xiàn)PGA 芯片將 EPROM 中的數(shù)據(jù)讀 入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失。因此， FPGA 能夠反復(fù)使用。FPGA 的編程不需專(zhuān)用的 FPGA 編程器，只需用通用的 EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片 FPGA、不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。 本次設(shè)計(jì)中采用的是 Altera 公司推出的 Cyclone II 系列 FPGA 中的 EP2C70。Cyclone II 系列 FPGA 從根本上針對(duì)低成本進(jìn)行設(shè) 計(jì)，為成本敏感的大批量應(yīng)用提供用基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 3 戶(hù)定制特性。 Cyclone II FPGA 以低于 ASIC 的成本實(shí)現(xiàn)了高性能和低功耗。 圖 1 CLB 基本結(jié)構(gòu) Cyclone II 系列 FPGA采用了 90nm工藝，相對(duì)于 130nm工藝的 Cyclone 系列 FPGA來(lái)說(shuō)，片內(nèi)邏輯單元的數(shù)量大幅增加，最多可以在到 68416 個(gè)邏輯單元。除此之外，片內(nèi)的存儲(chǔ)器容量最多增加至 ，用戶(hù)可用引腳最多增加至 622 個(gè)。 Cyclone II 系列 FPGA 內(nèi)部帶有乘法器， 這些 乘法器能用于完成高速乘法操作，使得 Cyclone II 系列 FPGA 的數(shù)字信號(hào)處理能力得到增強(qiáng)。 Cyclone II 系列 FPGA 還支持 NIOS II 嵌入式處理器，在一片 FPGA 芯片內(nèi)部可以嵌入 1 個(gè)或多個(gè) NIOS II 處理器。嵌入處理器的好處是能夠更靈活地滿足設(shè)計(jì)需求，縮短開(kāi)發(fā)周期。 表 1 Cyclone II 系列 FPGA邏輯資源一覽 邏輯單元 （ LE）數(shù) EP2C5 4608 EP2C8 8256 EP2C20 18752 EP2C35 33216 EP2C50 50582 EP2C70 68416 M4K存儲(chǔ)器塊數(shù) 26 36 52 105 129 250 總計(jì)存儲(chǔ)器容量 bits 119808 165888 239616 483840 594432 1152020 乘法器數(shù) 13 18 26 35 86 150 鎖相環(huán)數(shù) 2 2 4 4 4 4 用戶(hù)可用 引腳數(shù) 158 182 315 475 450 622 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 4 FPGA 系統(tǒng)設(shè)計(jì)流程 一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)換變得輕而易舉。 CPLD/FPGA 系 統(tǒng)的工作流程如圖 2 所示。 圖 2 FPGA設(shè)計(jì)流程 VHDL 簡(jiǎn)介 VHDL 語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在 80 年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 。 VHDL 的英文全寫(xiě)是： VHSIC（ Very High Speed Integrated Circuit） Hardware 系統(tǒng)劃分 ① VHDL 代碼或圖 形方式輸入② 編譯器③ 代碼級(jí)功能仿 真④ 綜合器⑤ 適配前時(shí)序仿真⑥ 適配器 ⑦ 適配仿真模型⑧ 適配后時(shí)序仿真 器件編程文件⑧ CPLD/FPGA 實(shí)現(xiàn) 適配報(bào)告⑧ ASIC 實(shí)現(xiàn) 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 5 Description 語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì) ASIC。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可視部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完 成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)與其他硬件描述語(yǔ)言相比， VHDL 具有以下特點(diǎn)： 1．功能強(qiáng)大、設(shè)計(jì)靈活。 VHDL 具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來(lái)描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語(yǔ)言所不能比擬的。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自 頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 2．支持廣泛、易于修改。由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計(jì)過(guò)程中，主要的設(shè)計(jì)文件是用 VHDL 編寫(xiě)的源代碼，因?yàn)?VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 3．強(qiáng)大的系統(tǒng)硬件描述能力。 VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門(mén)級(jí)電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合 級(jí)描述。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類(lèi)型，給硬件描述帶來(lái)較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 4．獨(dú)立于器件的設(shè)計(jì)、與工藝無(wú)關(guān)。設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。 5．很強(qiáng)的移植能力。 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。 易于共 享和復(fù)用。 VHDL 采用基于庫(kù)（ Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。 VHDL 系統(tǒng)優(yōu)勢(shì)