【正文】 平（ KEY=‘ 1’）時(shí)，表示用戶按下數(shù)字鍵（“ 0”～“ 9”）。 3. 鬧鐘 系統(tǒng)的設(shè)計(jì) 本文設(shè)計(jì)一個(gè)帶鬧鐘功能的 24 小時(shí)計(jì)時(shí)器 ,要求能夠利用按鍵實(shí)現(xiàn)對鬧鐘時(shí)間的設(shè)定并 在所設(shè)計(jì)鬧鐘時(shí)間到時(shí)進(jìn)行鬧鐘提示， 能夠利用按鍵實(shí)現(xiàn)“較時(shí)“較分”功能，隨時(shí)對數(shù)碼管的顯示進(jìn)行調(diào)整和較對。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 TC1 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖 形界面設(shè)計(jì)方式。 4．獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。除此之外，片內(nèi)的存儲器容量最多增加至 ，用戶可用引腳最多增加至 622 個(gè)。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度和可靠性的最佳選擇之一。而隨著時(shí)代的發(fā)展 ， 在生產(chǎn)生活中對計(jì)時(shí)工具的要求也逐漸增高，高效節(jié)能理念的深入人心，功耗大開發(fā)周期長的傳統(tǒng)電子表已經(jīng)顯然不適合時(shí)代的要求。它由早期的電子管、晶體管、小中規(guī)模集成電路，發(fā)展到超大規(guī)模集成電路（ VLSIC，幾萬門以上）以及許多具有特定功能的專用集成電路。 2 FPGA 概述 FPGA 簡介 FPGA 是英文 Field Programmable Gate Arry 的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。因此， FPGA 的使用非常靈活。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware 系統(tǒng)劃分 ① VHDL 代碼或圖 形方式輸入② 編譯器③ 代碼級功能仿 真④ 綜合器⑤ 適配前時(shí)序仿真⑥ 適配器 ⑦ 適配仿真模型⑧ 適配后時(shí)序仿真 器件編程文件⑧ CPLD/FPGA 實(shí)現(xiàn) 適配報(bào)告⑧ ASIC 實(shí)現(xiàn) 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 5 Description 語言。 3．強(qiáng)大的系統(tǒng)硬件描述能力。 （ 3） VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 Quartus平臺與 Cadence、基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 7 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容 。在計(jì)時(shí)狀態(tài) 下，用數(shù)字鍵 0~9 鍵輸入新的時(shí)間，然后按“ ALARM”確認(rèn)，即可使新設(shè)置的鬧鐘生效。在此狀態(tài)下，顯示屏上顯示的是用戶鍵入的數(shù)字。 END ART。鬧鐘寄存器的外部端口如圖 9 所示。 6. 仿真波形如圖 12 所示 : 圖 12 時(shí)間計(jì)數(shù)器仿真波形 根據(jù)時(shí)間計(jì)數(shù)器的仿真波形 ，我們看到，當(dāng) LOAD_NEW_C為高電平時(shí)， CURRENT_TIME加載 NEW_CURRENT_TIME 端時(shí)間，重新開始計(jì)時(shí)。 ELSE CNT:=0。 總體結(jié)構(gòu)如圖 21 所示： 2. 實(shí)現(xiàn)的程序見附錄 。； SHOW_A = 39。； ELSE NEXT_STATE = S0； END IF； WHEN S1 = IF (KEY = 39。； WHEN S2 = IF (ALARM_BUTTON = 39。； END IF； WHEN OTHERS = NULL； END CASE； END PROCESS； 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 22 部分 時(shí)間計(jì)數(shù)器的源程序 PROCESS(CLK， RESET， LOAD_NEW_C) IS VARIABLE C_T： T_CLOCK_TIME； BEGIN IF RESET = 39。 DISP:PROCESS(DISPLAY_TIME) BEGIN FOR I IN DISPLAY_TIME’RANGE LOOP DISPLAY(I)=SEVEN_SEG(DISPLAY_TIME(I)。 ARCHITECTURE ART OF ALARM_CLOCK IS COMPONENT DECODER PORT(KEYPAD:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 CLK:IN STD_LOGIC。 CURRENT_CLOCK_TIME)。 RESET:IN STD_LOGIC。 ELSIF SHOW_A=’0’ THEN DISPLAY_TIME=CURRENT_TIME。) THEN NEXT_STATE = S0； ELSE NEXT_STATE = S4； SHOW_A = 39。) THEN NEXT_STATE = S0； ELSE NEXT_STATE = S1； END IF； ENABLE_COUNT_K = 39。； ELSIF (ALARM_BUTTON = 39。 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 20 參考文獻(xiàn) [1] 潘松 ,黃繼業(yè)著 .EDA技術(shù)實(shí)用教程 [M].科學(xué)出版社， 2020年 10月 [2] 廖日坤 .PLD/FPGA嵌入式應(yīng)用開發(fā)技術(shù)白金手冊 [M]. 中國電力出版社， 2020 [3] 王開軍，姜宇柏 .面向 CPLD/FPGA的 VHDL設(shè)計(jì) [M].械工業(yè)出版社 ， 2020 [4] 黃任 .VHDL 入門 .解惑 .經(jīng)典實(shí)例 .經(jīng)驗(yàn)總結(jié) [M].京 :北京航天航空大學(xué)出版社 ,2020 [5]求是科技 .VHDL 應(yīng)用開發(fā)技術(shù)與工程實(shí)踐 [M]. 北京 :人民郵電出版社 ,2020 [6]褚振勇 .FPGA設(shè)計(jì)與應(yīng)用 [M].西安 :西安電子科技大學(xué)出版報(bào)社 ,2020 [7]潘松 ,王國棟 .VHDL 實(shí)用教程 [M].成都 :電子科技大學(xué)出版社 ,2020 [8] 侯伯亨，顧新 . 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VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) [M].西安 :西安電子科技大學(xué)出版社 , 2020 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 21 附錄 部分 控制器源程序 BEGIN NEXT_STATE = CURR_STATE； LOAD_NEW_A = 39。當(dāng) ALARM_BUTTON 為高電平時(shí)，表示用戶按下 ALARM 鍵。 ELSIF RISING_EDGE(CLK_IN) THEN IF(CNT(DIVIED_PERIOD/2)) THEN CLK_OUT=’1’。 RESET 端口的控制優(yōu)先于 LOAD_NEW_C 端口。 END ART。 2．實(shí)現(xiàn)的程序 見附錄 3. 仿真波形如圖 4 所示 : 由波形圖，我們可以看到，當(dāng) KEY 為高電平時(shí)，即用戶按下數(shù)字鍵“ 0” ~“ 9”時(shí)， SHOW_NEW_TIME 同時(shí)也為高電平 ,即此時(shí)數(shù)碼管顯示用戶通過數(shù)字鍵輸入的時(shí)間 ,且用戶輸入新時(shí)間完畢后 ,按下 ALARM 鍵 ,同時(shí) LOAD_NEW_A 為高電平 ,控制鬧鐘時(shí)間寄存器加載新的鬧鐘時(shí)間 . 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 10 圖 4 控制器仿真波形 鬧鐘系統(tǒng)的譯碼器的 設(shè)計(jì) 1. 本模塊的功能是將每次按下鬧鐘系統(tǒng)的數(shù)字鍵盤且產(chǎn)生的一個(gè)數(shù)字所對應(yīng)的 10位二進(jìn)制數(shù)據(jù)信號轉(zhuǎn)換為 1 位十進(jìn)制整數(shù)信號，以作為小時(shí)、分鐘計(jì)數(shù)的 4 個(gè)數(shù)字之一，其外部端口如圖 5 所示。 控制器的功能可以通過有限狀態(tài)自動(dòng)機(jī)（ FSM）的方式來實(shí)現(xiàn)。在輸入過程中，輸入數(shù)字在顯示屏上從右到左依次顯示。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自 頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 CPLD/FPGA 系 統(tǒng)的工作流程如圖 2 所示。因此， FPGA 能夠反復(fù)使用。采用高層 硬件描述語言 VHDL 進(jìn)行設(shè)計(jì)。 本文的研究目的也是利用 EDA技術(shù)來實(shí)現(xiàn)帶鬧鐘功能的 24小時(shí)計(jì)時(shí)器。 EDA 技術(shù)就是領(lǐng)先功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺上，對硬件描述語言 HDL（ Hardware Description Language） 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的邏輯編譯、化簡、分割、綜合、優(yōu)化和仿真直到下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC 芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。用戶可以根據(jù)不同的配置模式采用不同的編程方式。 表 1 Cyclone II 系列 FPGA邏輯資源一覽 邏輯單元 （ LE）數(shù) EP2C5 4608 EP2C8 8256 EP2C20 18752 EP2C35 33216 EP2C50 50582 EP2C70 68416 M4K存儲器塊數(shù) 26 36 52 105 129 250 總計(jì)存儲器容量 bits 119808 165888 239616 483840 594432