【正文】 中的 FPGA 配置芯片采用 Altera 公司的芯片 EPCS4。 圖 由于系統(tǒng)需要的是 以及 ，而外部設(shè)備提供的是 5V的電壓，故選用了 NCP5504 作為電壓轉(zhuǎn)換電路，它可以將 5V 電壓轉(zhuǎn)換為 和 輸出去。后端設(shè)計(jì)還必須包括設(shè)計(jì)硬件的物理結(jié)構(gòu)實(shí)現(xiàn)方法和測(cè)試。 圖 (3)VHDL 行為仿真。 中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說(shuō)明書 第 18 頁(yè) 共 32 頁(yè) (9)結(jié)構(gòu)綜合。 EDA 不 但在整個(gè)設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力，在各個(gè)設(shè)計(jì)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完成的測(cè)試。 （ 2）綜合 一般地，綜合是僅對(duì)應(yīng)于 HDL 而言的。 采用 FPGA 控制步進(jìn)電機(jī)，利用其中的 EAB 可以構(gòu)成存放電機(jī)各相電流所需的控制波形數(shù)據(jù)表和利用 FPGA 設(shè)計(jì)的數(shù)字比較器可以同步產(chǎn)生多路 PWM 電流波形，對(duì)多相步進(jìn)電機(jī)進(jìn)行靈活的控制。和單四拍方式相比， M? 和 B? 都減小了一倍，實(shí)現(xiàn)了步距角的二細(xì)分。對(duì)應(yīng)于一個(gè)步距角，電流可以變化 N個(gè)臺(tái)階，也就是電機(jī)位置可以細(xì)分為 N個(gè)小角度，這就是電機(jī)的一個(gè)步距角被 N細(xì)分的工作原理。隨著大輸出力矩步進(jìn)電機(jī)的發(fā)展，開關(guān)型細(xì)分驅(qū)動(dòng)電路近年來(lái)得到長(zhǎng)足的發(fā)展。 FPGA 產(chǎn)生的 PWM信號(hào)控制各功率管驅(qū)動(dòng)電路的導(dǎo)通和關(guān)斷，其中 PWM信號(hào)隨 ROM數(shù)據(jù)而變化，改變輸出信號(hào)的占空比，達(dá)到限流及細(xì)分控制，最終使電機(jī)繞組呈現(xiàn)階梯形變化，從而實(shí)現(xiàn)了步距細(xì)分的目的。 ROM 中的 PWM 波形數(shù)據(jù)為初始化數(shù)據(jù)文件 :。再經(jīng)過 16拍從 AB相轉(zhuǎn)到 B相， P[31..0]輸出數(shù)據(jù)為 : 78880000— 70880000— 68880000— ? — 00880000 A 相的數(shù)據(jù)逐漸減小，從 88變?yōu)?0。 將上圖放大至如圖 。元件 lpm_pare0 八位數(shù)據(jù)比較器電路及l(fā)pm_rom0 PWM 波形 ROM 均采用 LPM 元件定制實(shí)現(xiàn)。當(dāng) PWM計(jì)數(shù)器的計(jì)數(shù)值小于波形 ROM 輸出數(shù)值時(shí)，比較器輸出高電平。因此該驅(qū)動(dòng)電路一般應(yīng)用于驅(qū)動(dòng)電流較小、控制精度較高、散熱情況較好的場(chǎng)合。iA和 iB的變化曲線可描述為 co sco sAmBmi I xi I x?? ② 四相步進(jìn)電機(jī)八細(xì)分時(shí)的各相電流是以 1/4 的步距上升或下降 的，在兩相 TA、TB 中間又插入了七個(gè)穩(wěn)定的中間狀態(tài)，原來(lái)一步所轉(zhuǎn)過的角度 M? 將由八步完成，實(shí)現(xiàn)了步距角的八細(xì)分。如果半步工作狀態(tài)下每拍前進(jìn)的角度超過控制精度要求，則需要對(duì)步距角進(jìn)行更進(jìn)一步的細(xì)分。 圖 步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)技術(shù)是 20 世紀(jì) 70 年代中期發(fā)展起來(lái)的一種可以顯著改善步進(jìn)電機(jī)綜合使用性能的驅(qū)動(dòng)控制技術(shù) 。用原理圖輸入方法有點(diǎn)是顯而易見的， 設(shè)計(jì)者進(jìn)行電子線路設(shè)計(jì)不需要增加新的諸如 HDL 等相關(guān)知識(shí)，適用于較小的電路模型，設(shè)計(jì)者易于把握電路全局。 相比之下， EDA 技術(shù)有很大不同 : 用 HDL 對(duì)數(shù)字電子系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)計(jì)的 各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證過程的正確性，可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。 FPGA 設(shè)計(jì)的時(shí)序測(cè)試文件主要產(chǎn)生于適配器。 自頂向下的設(shè)計(jì)流程 圖 給出了自頂向下設(shè)計(jì)流程的框圖說(shuō)明，它包括如下設(shè)計(jì)階段 : (1)提出設(shè) 計(jì)說(shuō)明書，即用自然語(yǔ)言表達(dá)系統(tǒng)項(xiàng)目的功能特點(diǎn)和技術(shù)參數(shù)等。自頂向下設(shè)計(jì)方法的有效應(yīng)用必須基于強(qiáng)大的 EDA 工具、具備集系統(tǒng)描述、行為描述和結(jié)構(gòu)描述功能為一體的 VHDL 硬件描述語(yǔ)言，以及先進(jìn)的可編程邏輯器件的開發(fā)設(shè)計(jì)。 1 2 3 4 5 6 7 8 9 10 11 12ABCD121110987654321DCBAT i t l eN u m be r R e v i s i o nS i z eA1D a t e : 1 8 J u n 2 0 08 S he e t o f F i l e : E : \畢業(yè)設(shè)計(jì) \ 9 9\ n e w F P G A 6 . d db D r a w n B y:T D IT D OT C KT M S24681013579J P _ A S 1H e a d e r 5 X 224681013579J P _ J T A G 1H e a d e r 5 X 2T C KT D OT M ST D IV C C _3 . 3VA S D On C S OC O N F _ D O N En C O N F I GV C C _3 . 3Vn C S OV C C3V C C7V C C8D A T A2D C L K6n C S1A S D I5GND4U5E P C S 4 N E WV C C _3 . 3VP 20P 22R 4 11 0KD A T A 020T D I19T D O16T C K18T M S17M S E L 01 26M S E L 11 25n C E22D C L K21C O N F _ D O N E1 23n C O N F I G26n S T A T U S1 21U 2 CE P 2 C 8P 21C O N F _ D O N En C O N F I GR 3 81 0KR 3 91 0KR 4 01 0KV C C _3 . 3VR 3 71 0KR 3 51 0KR 3 61 0KV C C _3 . 3VD2L E D 2R 5 22 00C O N F _ D O N E 圖 晶振用來(lái)產(chǎn)生一個(gè)不間斷的脈沖波形。 Cyclone II 器件的制造基于 300mm 晶圓，采用臺(tái)積電 90nm、低 K 值電介質(zhì)工藝，這種可靠工藝也曾中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說(shuō)明書 第 13 頁(yè) 共 32 頁(yè) 被用于 Altera 的 Stratix II器件。每橋的三級(jí)管的射極是連接在一起的，相應(yīng)外接線端可用來(lái)連接外設(shè)傳感電阻。步進(jìn)電機(jī)溫度過高首先會(huì)使電機(jī)的磁性材料退磁，從而導(dǎo)致力矩下降乃至于失步，因此電機(jī)外表允許的最高溫度應(yīng)取決于不同電機(jī)磁性材料的退磁點(diǎn)；一般來(lái)講，磁性材料的退磁點(diǎn)都在攝氏 130 度以上，有的甚至高達(dá)攝氏 200 度以上，所以步進(jìn)電機(jī)外表溫度在攝氏 8090度完全正常。 1950 年后期晶體管的發(fā)明也逐漸應(yīng)用在步進(jìn)電機(jī)上，這對(duì)于數(shù)字化的控制變得更為容易。 目前， FPGA 的主要發(fā)展動(dòng)向是：隨著大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件的發(fā)展，系統(tǒng)設(shè)計(jì)進(jìn)入 “ 片上可編程系統(tǒng) ” （ SOPC）的新紀(jì)元；芯片朝著高密度、低壓、低功耗方向挺進(jìn)；國(guó)際各大公司都在積極擴(kuò)充其 IP 庫(kù)，以優(yōu)化的資源更好的滿足用戶的需求，擴(kuò)大市場(chǎng)；特別是引人注目的所謂 FPGA 動(dòng)態(tài)可重構(gòu)技術(shù)的開拓，將推動(dòng)中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說(shuō)明書 第 7 頁(yè) 共 32 頁(yè) 數(shù)字系統(tǒng)設(shè)計(jì)觀念的巨大轉(zhuǎn)變 。 FPGA 的編程無(wú)須專用的 FPGA 編程器，只須用中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說(shuō)明書 第 6 頁(yè) 共 32 頁(yè) 通用的 EPROM、 PROM 編程器即可。 傳統(tǒng)用單片機(jī)控制步進(jìn)電機(jī)雖然成本低廉，然而若在驅(qū)動(dòng)多個(gè)步進(jìn)電機(jī)的情況下，由于單片機(jī)的內(nèi)部產(chǎn)生脈沖的端口或者計(jì)算器有限，我們必然需要多個(gè)單片機(jī)，這時(shí)就涉及到多個(gè)單片機(jī)之間的傳輸協(xié)議和步進(jìn)電機(jī)的運(yùn)行配合等問題，另外，成本也隨之上升。(3)單片機(jī)的強(qiáng)大功能使顯示電路、鍵盤電路、復(fù)位電路等外圍電路有機(jī)的組合，大大提高系統(tǒng)的交互性。由于脈沖控制信號(hào)的驅(qū)動(dòng)能力一般都很弱，因此必須有功率放大驅(qū)動(dòng)電路。雖然與發(fā)達(dá)國(guó)家相比，我們我國(guó)的數(shù)控技術(shù)方面整體發(fā)展水平還比較低，但已中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說(shuō)明書 第 2 頁(yè) 共 32 頁(yè) 經(jīng)在我國(guó)占有非常重要的地位，并起了很大的作用。 步進(jìn)電動(dòng)機(jī)又稱脈沖電動(dòng)機(jī)或階躍電動(dòng)機(jī)，國(guó)外一般稱為 Steppingmotor、Pu1Semotor 或 stepperServO，其應(yīng)用發(fā)展己有約 80 年的歷史。因而，對(duì)于步進(jìn)電機(jī)控制的研究也就顯得重要了。開環(huán)時(shí)，其平穩(wěn)性好，成本低，設(shè)計(jì)簡(jiǎn)單，但未能實(shí)現(xiàn)高精度細(xì)分。通過 PLC 編程輸出一定數(shù)量的方波脈沖，控制步進(jìn)電機(jī)的轉(zhuǎn)角進(jìn)而控制伺服機(jī)構(gòu)的進(jìn)給量，同時(shí)通過編程控制脈沖頻率來(lái)控制步進(jìn)電機(jī)的轉(zhuǎn)動(dòng)速度，進(jìn)而控制伺服機(jī)構(gòu)的進(jìn)給速度。 FPGA 器件的種類很多，按基本結(jié)構(gòu) 來(lái)分包括在 PAL 結(jié)構(gòu)基礎(chǔ)上擴(kuò)展的 EPLD， CPLD 和標(biāo)準(zhǔn)門陣列邏輯單元型的 FPGA 器件。 近幾年隨著微電子集成技術(shù)的迅猛發(fā)展，利用各種可編程邏輯器件特別是 FPGA來(lái)構(gòu)成各類電機(jī)控制系統(tǒng)的研究方興未艾。各部分內(nèi)容安排如下： 第一章：緒論，介紹課題的研究背景及意義、國(guó)內(nèi)外研究現(xiàn) 狀和 FPGA 的原理及發(fā)展，并介紹了課題的主要研究?jī)?nèi)容。 步進(jìn)電機(jī)是將電脈沖信號(hào)轉(zhuǎn)變?yōu)榻俏灰苹蚓€位移的開環(huán)控制元件。步進(jìn)電機(jī)有一個(gè)技術(shù)參數(shù)：空載啟動(dòng)頻率，即步進(jìn)電機(jī)在空載情況下能夠正常啟動(dòng)的脈沖頻率，如果脈沖頻率高于該值，電機(jī)不能正常啟動(dòng)，可能發(fā)生丟步或堵轉(zhuǎn)。 中北大學(xué)信息商務(wù)學(xué)院 2020 屆畢業(yè)設(shè)計(jì)說(shuō)明書 第 12 頁(yè) 共 32 頁(yè) 圖 FPGA 介紹 FPGA 部分是本系統(tǒng)的核心模塊，承載了所有的數(shù)字電路部分。它的正常工作電壓為 。具體電路如 所示 1 2 3 4 5 6 7 8 9 10 11 12ABCD121110987654321DCBAT i t l eN u m be r R e v i s i o nS i z eA1D a t e : 1 8 J u n 2 0 08 S he e t o f F i l e : E : \畢業(yè)設(shè)計(jì) \ 9 9\ n e w F P G A 6 . d db D r a w n B y:Adj1Vout22GND3Vin4Vout15U4N C P 55 0 4C11uC21 00 uC31uV C C _3 . 3VV C C _1 . 25 VV C C _5 VD3L E DR 1 02 00123J P 1H E A D E R 3 圖 在硬件電路設(shè)計(jì)中，電源是電路能否正常工作的關(guān)鍵環(huán)節(jié)，也是最容易被忽略的環(huán)節(jié)。 應(yīng)用 VHDL 進(jìn)行自頂向下的設(shè)計(jì)，就是使用 VHDL 模型在所有綜合級(jí)別上對(duì)硬件設(shè)計(jì)進(jìn)行說(shuō)明、建模和仿真測(cè)試。這一階段可以利用 VHDL 仿真器 (如 Modelsim)對(duì)頂層系統(tǒng)的行為模型進(jìn)行仿真測(cè)試，檢查模擬結(jié)果，繼而進(jìn)行修改和完善。主要將綜合產(chǎn)生的表達(dá)邏輯連接關(guān)系的網(wǎng)表文件，結(jié)構(gòu)具體的目標(biāo)硬件環(huán)境進(jìn)行標(biāo)準(zhǔn)單元調(diào)用、布局、布線和滿足約束條件的結(jié)構(gòu)優(yōu)化配置，即結(jié)構(gòu)綜合。 面向 FPGA 的 EDA 開發(fā)流程 完整地了解利用 EDA 技術(shù)進(jìn)行設(shè)計(jì)開發(fā)的流程對(duì)于正確地選擇和使用 EDA 軟件，優(yōu)化設(shè)計(jì)項(xiàng)目，提高設(shè)計(jì)效率十分有益。利用 HDL 綜合器對(duì)設(shè)計(jì)進(jìn)行綜合是十分重要的一步，因?yàn)榫C合過程將把軟件設(shè)計(jì)的 HDL 描述與硬件結(jié)構(gòu)掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文字描述與硬件實(shí)現(xiàn)的一座橋梁。當(dāng)改變控制波形表的數(shù)據(jù)、增加 計(jì)數(shù)器的