【正文】 波形 由波形我們看到，當(dāng) SHOW_A 為高電平時(shí)，數(shù)碼管顯示鬧鐘時(shí)間，當(dāng) SHOW_A 和SHOW_NEW_TIME 均為低電平時(shí)，數(shù)碼管顯示當(dāng)前時(shí)間，而當(dāng) SHOW_NEW_TIME 為高電平時(shí)，數(shù)碼管顯示用戶輸入的新時(shí)間，顯示驅(qū)動(dòng)器完成該模塊功能。當(dāng)RESET 端口的輸入信號(hào)有效（高電平）時(shí)， CLK_OUT 端口的輸出信號(hào)清零。 圖 15 分頻器的外部端口 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 16 2. 實(shí)現(xiàn)該模塊的 VHDL 程序如下： BEGIN IF(RESET=’1’) THEN CNT:=0。 ELSIF RISING_EDGE(CLK_IN) THEN IF(CNT(DIVIED_PERIOD/2)) THEN CLK_OUT=’1’。 ELSIF(CNT(DIVIDE_PERIOF1)) THEN CLK_OUT=’0’。 ELSE CNT:=0。 END IF。 3. 仿真波形如圖 16 所示 : 圖 16 分頻器仿真波形 由波形圖我們看到，經(jīng)分頻器，輸入信號(hào)頻率改變，得到我們需要的時(shí)鐘信號(hào)。形成完整的總體。 圖 17 鬧鐘外部端口 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 17 各個(gè)輸入輸出端口的作用如下： CLE 為外部時(shí)鐘信 號(hào)， RESET 為復(fù)位信號(hào)。例如，若 KEYPAD（ 5） =‘ 1’，表示用戶按下了數(shù)字鍵‘ 5’。當(dāng) ALARM_BUTTON 為高電平時(shí)，表示用戶按下 ALARM 鍵。 DISPLAY 實(shí)際上 4 個(gè)七段數(shù)碼顯示管，用于顯示時(shí)間，如 06： 32。 總體結(jié)構(gòu)如圖 21 所示： 2. 實(shí)現(xiàn)的程序見(jiàn)附錄 。 本章小結(jié) 本章是本設(shè)計(jì)的重點(diǎn)部分，主要講述了基于 FPGA 的鬧鐘系統(tǒng)的設(shè)計(jì)思路。通過(guò)本章的介紹，可以對(duì)鬧鐘系統(tǒng)的設(shè)計(jì)進(jìn)行深入的了解，為掌握 FPGA 的應(yīng)用打下了基礎(chǔ)。本文利用 EDA 技術(shù)，采用自頂向下的設(shè)計(jì)方法，使用 VHDL 語(yǔ)言設(shè)計(jì)了一個(gè)基于 FPGA 的鬧鐘系統(tǒng)。因此還可以根據(jù)鬧鐘系統(tǒng)的應(yīng)用場(chǎng)合，使其不僅僅限于日常鬧鐘需要。我用到的是 外設(shè)模式 ，即 將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程 。 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 20 參考文獻(xiàn) [1] 潘松 ,黃繼業(yè)著 .EDA技術(shù)實(shí)用教程 [M].科學(xué)出版社， 2020年 10月 [2] 廖日坤 .PLD/FPGA嵌入式應(yīng)用開(kāi)發(fā)技術(shù)白金手冊(cè) [M]. 中國(guó)電力出版社， 2020 [3] 王開(kāi)軍，姜宇柏 .面向 CPLD/FPGA的 VHDL設(shè)計(jì) [M].械工業(yè)出版社 ， 2020 [4] 黃任 .VHDL 入門 .解惑 .經(jīng)典實(shí)例 .經(jīng)驗(yàn)總結(jié) [M].京 :北京航天航空大學(xué)出版社 ,2020 [5]求是科技 .VHDL 應(yīng)用開(kāi)發(fā)技術(shù)與工程實(shí)踐 [M]. 北京 :人民郵電出版社 ,2020 [6]褚振勇 .FPGA設(shè)計(jì)與應(yīng)用 [M].西安 :西安電子科技大學(xué)出版報(bào)社 ,2020 [7]潘松 ,王國(guó)棟 .VHDL 實(shí)用教程 [M].成都 :電子科技大學(xué)出版社 ,2020 [8] 侯伯亨，顧新 . VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) [M].西安 :西安電子科技大學(xué)出版 [9] 朱 清慧等 .Proteus 教程 —— 電子線路設(shè)計(jì)、制版與仿真 [M]. 北京：清華大學(xué)出版社， 2020 [10] 周潤(rùn)景 .基于 PROTEUS 的電路及單片機(jī)系統(tǒng)設(shè)計(jì)與仿真 [M].北京 :北京航空航天大學(xué)出版社 , 2020 [11] 羅杰 謝自美 .電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試（第四版） [M].電子工業(yè)出版社， 2020 [12] 譚會(huì)生，張昌凡 .EDA技術(shù)及應(yīng)用 [M].西安電子科技大學(xué)出版社， 2020 [13] 邱關(guān)源 .電路（第 5版） [M].高等教育出版社， 2020 [14] 閻石 .數(shù)字電子技術(shù)基礎(chǔ)（第五版） [M]，高等教育出版社， 2020 [15] [16] [17] 周立功公司網(wǎng)站 [18] 21 世紀(jì)電子網(wǎng) [19] 侯伯亨，顧新 . VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) [M].西安 :西安電子科技大學(xué)出版社 , 2020 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 21 附錄 部分 控制器源程序 BEGIN NEXT_STATE = CURR_STATE； LOAD_NEW_A = 39。； LOAD_NEW_C = 39。； SHOW_A = 39。； SHOW_NEW_TIME = 39。； ENABLE_COUNT_K = 39。； ENABLE_COUNT_A = 39。； CASE CURR_STATE IS WHEN S0 = IF (KEY = 39。) THEN NEXT_STATE = S1； SHOW_NEW_TIME = 39。； ELSIF (ALARM_BUTTON = 39。) THEN NEXT_STATE = S4； SHOW_A = 39。； ELSE NEXT_STATE = S0； END IF； WHEN S1 = IF (KEY = 39。) THEN NEXT_STATE = S1； ELSIF (ALARM_BUTTON = 39。) THEN NEXT_STATE = S2； LOAD_NEW_A = 39。； ELSIF (TIME_BUTTON = 39。) THEN NEXT_STATE = S3； LOAD_NEW_C = 39。； ELSE IF (COUNT_K_END = 39。) THEN NEXT_STATE = S0； ELSE NEXT_STATE = S1； END IF； ENABLE_COUNT_K = 39。； END IF； SHOW_NEW_TIME = 39。； WHEN S2 = IF (ALARM_BUTTON = 39。) THEN NEXT_STATE = S2； LOAD_NEW_A = 39。； ELSE NEXT_STATE = S0； END IF； WHEN S3 = IF (TIME_BUTTON = 39。) THEN NEXT_STATE = S3； LOAD_NEW_C = 39。； ELSE NEXT_STATE = S0； END IF； WHEN S4 = IF (KEY = 39。) THEN NEXT_STATE = S1； ELSE NEXT_STATE = S4； IF (COUNT_A_END = 39。) THEN NEXT_STATE = S0； ELSE NEXT_STATE = S4； SHOW_A = 39。； END IF； ENABLE_COUNT_A = 39。； END IF； WHEN OTHERS = NULL； END CASE； END PROCESS； 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 22 部分 時(shí)間計(jì)數(shù)器的源程序 PROCESS(CLK， RESET， LOAD_NEW_C) IS VARIABLE C_T： T_CLOCK_TIME； BEGIN IF RESET = 39。 THEN I_CURRENT_TIME = (0,0,0,0)； ELSIF LOAD_NEW_C =39。 THEN I_CURRENT_TIME = NEW_CURRENT_TIME； ELSIF RISING_EDGE(CLK) THEN C_T := I_CURRENT_TIME； IF C_T(0) 9 THEN C_T(0) := C_T(0) + 1； ELSE C_T(0) := 0； IF C_T(1) 5 THEN C_T(1) := C_T(1) + 1； ELSE C_T(1) := 0； IF C_T(3) 2 THEN IF C_T(2) 9 THEN C_T(2) := C_T(2) + 1； ELSE C_T(2) := 0； C_T(3) := C_T(3) + 1； END IF； ELSE IF C_T(2) 3 THEN C_T(2) := C_T(2) + 1； ELSE C_T(2) := 0； C_T(3) := 0； END IF； END IF； END IF； END IF； I_CURRENT_TIME = C_T； END IF； END PROCESS； CURRENT_TIME = I_CURRENT_TIME； END ARCHITECTURE ART； 部分顯示驅(qū)動(dòng)器的源程序 ARCHITECTURE ART OF DISPLAY_DRIVER IS SIGNAL DISPLAY_TIME:T_CLOCK_TIME。 EXIT SOUND_LP。 END IF。 IF SHOW_NEW_TIME=’1’ THEN DISPLAY_TIME=NEW_TIME。 ELSIF SHOW_A=’0’ THEN DISPLAY_TIME=CURRENT_TIME。 END IF。 DISP:PROCESS(DISPLAY_TIME) BEGIN FOR I IN DISPLAY_TIME’RANGE LOOP DISPLAY(I)=SEVEN_SEG(DISPLAY_TIME(I)。 END PROCESS。 整體組裝的源程序 LIBRARY IEEE。 USE 。 KEY_DOWN:IN STD_LOGIC。 TIME_BUTTON:IN STD_LOGIC。 RESET:IN STD_LOGIC。 SOUND_ALARM:OUT STD_LOGIC)。 ARCHITECTURE ART OF ALARM_CLOCK IS COMPONENT DECODER PORT(KEYPAD:IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 END COMPONENT。 CLK:IN STD_LOGIC。 NEW_TIME:OUT T_CLOCK_TIME)。 COMPONENT ALARM_COUNTER PORT(NEW_CURRENT_TIME:IN T_CLOCK_TIME。 CLK : IN STD_LOGIC。 CURRENT_CLOCK_TIME)。 COMPONENT ALARM_REG PORT(NEW_ALARM_TIME: IN T_CLOCK_TIME。 CLK:IN STD_LOGIC。 ALARM_TIME:OUT T_CLOCK_TIME)。 COMPONENT ALARM_CONTROLLR PORT(KEY:IN STD_LOGIC。 TIME_BU