【正文】 要介紹一下系統(tǒng)的輸入界面：系統(tǒng)的輸入界面是有 0~9 十個(gè)數(shù)字按鍵和TIME 鍵和 ALARM 鍵組成。最后對(duì) FPAG 的開發(fā)語(yǔ)言及開發(fā)軟件平臺(tái) Quartus II 簡(jiǎn)單的介紹了一下，從而說明了 FPGA 整個(gè)設(shè)計(jì)流程的設(shè)計(jì)條件。 Quartus平臺(tái)與 Cadence、基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 7 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容 。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。 Quartus II 開發(fā)環(huán)境 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及 仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。 5．很強(qiáng)的移植能力。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 3．強(qiáng)大的系統(tǒng)硬件描述能力。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自 頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)與其他硬件描述語(yǔ)言相比， VHDL 具有以下特點(diǎn)： 1．功能強(qiáng)大、設(shè)計(jì)靈活。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware 系統(tǒng)劃分 ① VHDL 代碼或圖 形方式輸入② 編譯器③ 代碼級(jí)功能仿 真④ 綜合器⑤ 適配前時(shí)序仿真⑥ 適配器 ⑦ 適配仿真模型⑧ 適配后時(shí)序仿真 器件編程文件⑧ CPLD/FPGA 實(shí)現(xiàn) 適配報(bào)告⑧ ASIC 實(shí)現(xiàn) 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 5 Description 語(yǔ)言。 CPLD/FPGA 系 統(tǒng)的工作流程如圖 2 所示。嵌入處理器的好處是能夠更靈活地滿足設(shè)計(jì)需求，縮短開發(fā)周期。 圖 1 CLB 基本結(jié)構(gòu) Cyclone II 系列 FPGA采用了 90nm工藝，相對(duì)于 130nm工藝的 Cyclone 系列 FPGA來說，片內(nèi)邏輯單元的數(shù)量大幅增加，最多可以在到 68416 個(gè)邏輯單元。因此， FPGA 的使用非常靈活。因此， FPGA 能夠反復(fù)使用。因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)就能得到合用的芯片； （ 2） FPGA 可做其他全定制或半定制 ASIC 電路的試樣片： （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳； （ 4） FPGA 是 ASIC 電 路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一； （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 2 FPGA 概述 FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Arry 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。采用高層 硬件描述語(yǔ)言 VHDL 進(jìn)行設(shè)計(jì)。 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA 技術(shù)。到底 90年代初基本壟斷了鐘表市場(chǎng)。它由早期的電子管、晶體管、小中規(guī)模集成電路，發(fā)展到超大規(guī)模集成電路（ VLSIC，幾萬門以上）以及許多具有特定功能的專用集成電路。 本文的研究目的也是利用 EDA技術(shù)來實(shí)現(xiàn)帶鬧鐘功能的 24小時(shí)計(jì)時(shí)器。分別介紹發(fā)展歷史、發(fā)展動(dòng)態(tài)、 設(shè)計(jì) 思路、系統(tǒng)原 理、系統(tǒng)功能分析、系統(tǒng)結(jié)構(gòu)、各個(gè)模塊分析與設(shè)計(jì)以及主要工作過程，并且 經(jīng)實(shí)際電路測(cè)試與仿真從而實(shí)現(xiàn)了一種基于 FPGA 的精確可 靠的數(shù)字鬧鐘系統(tǒng)。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。而隨著時(shí)代的發(fā)展 ， 在生產(chǎn)生活中對(duì)計(jì)時(shí)工具的要求也逐漸增高，高效節(jié)能理念的深入人心，功耗大開發(fā)周期長(zhǎng)的傳統(tǒng)電子表已經(jīng)顯然不適合時(shí)代的要求。 EDA 技術(shù)就是領(lǐng)先功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)硬件描述語(yǔ)言 HDL（ Hardware Description Language） 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化和仿真直到下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC 芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。首先程序基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 2 文本輸入，處理（編譯、檢查、邏輯優(yōu)化與綜合。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度和可靠性的最佳選擇之一。用戶可以根據(jù)不同的配置模式采用不同的編程方式。FPGA 的編程不需專用的 FPGA 編程器，只需用通用的 EPROM、 PROM 編程器即可。 本次設(shè)計(jì)中采用的是 Altera 公司推出的 Cyclone II 系列 FPGA 中的 EP2C70。除此之外，片內(nèi)的存儲(chǔ)器容量最多增加至 ，用戶可用引腳最多增加至 622 個(gè)。 表 1 Cyclone II 系列 FPGA邏輯資源一覽 邏輯單元 （ LE）數(shù) EP2C5 4608 EP2C8 8256 EP2C20 18752 EP2C35 33216 EP2C50 50582 EP2C70 68416 M4K存儲(chǔ)器塊數(shù) 26 36 52 105 129 250 總計(jì)存儲(chǔ)器容量 bits 119808 165888 239616 483840 594432 1152020 乘法器數(shù) 13 18 26 35 86 150 鎖相環(huán)數(shù) 2 2 4 4 4 4 用戶可用 引腳數(shù) 158 182 315 475 450 622 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 4 FPGA 系統(tǒng)設(shè)計(jì)流程 一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。 圖 2 FPGA設(shè)計(jì)流程 VHDL 簡(jiǎn)介 VHDL 語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來描述復(fù)雜的邏輯控制。 2．支持廣泛、易于修改。 VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門級(jí)電路。 4．獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)。 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。 VHDL 系統(tǒng)優(yōu)勢(shì)： 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 6 （ 1）與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 TC1 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖 形界面設(shè)計(jì)方式。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開 發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 3. 鬧鐘 系統(tǒng)的設(shè)計(jì) 本文設(shè)計(jì)一個(gè)帶鬧鐘功能的 24 小時(shí)計(jì)時(shí)器 ,要求能夠利用按鍵實(shí)現(xiàn)對(duì)鬧鐘時(shí)間的設(shè)定并 在所設(shè)計(jì)鬧鐘時(shí)間到時(shí)進(jìn)行鬧鐘提示， 能夠利用按鍵實(shí)現(xiàn)“較時(shí)“較分”功能，隨時(shí)對(duì)數(shù)碼管的顯示進(jìn)行調(diào)整和較對(duì)。由于系統(tǒng)輸入校時(shí)時(shí)間和鬧鐘時(shí)間時(shí)候必須輸入 0~9 這些數(shù)字，因此按鍵 0~9 專門用于輸入數(shù)字。例如，用戶要設(shè)置 12： 34，則按順序輸入“ 1”，“ 2”，“ 3”，“ 4”，與之對(duì)應(yīng)，顯示屏上依次顯示的信息為：“ 1”，“ 12”，“ 123”，“ 1234”。其他操作與校時(shí)操作流程一樣。 當(dāng) KEY 為高電平（ KEY=‘ 1’）時(shí)，表示用戶按下數(shù)字鍵（“ 0”～“ 9”）。 當(dāng) LOAD_NEW_C 為高電平時(shí)，控制時(shí)鐘計(jì)數(shù)器設(shè)置新的時(shí)間值。根據(jù)設(shè)計(jì)要求及端口設(shè)置，需要 5 個(gè)狀態(tài)來實(shí)現(xiàn)： S0：表示電路初態(tài)即正常時(shí)鐘計(jì)數(shù)狀態(tài)。 S2：設(shè)置新的鬧鐘時(shí) 間。 S4：顯示鬧鐘時(shí)間。 控制器狀態(tài)轉(zhuǎn)換及控制輸出表如下表 2 所示： 表 2 控制器狀態(tài)轉(zhuǎn)換及控制輸出表 當(dāng)前狀態(tài) 控制輸入（條件） 下一狀態(tài) 控制輸出（動(dòng)作） S0 KEY=‘ 1’ S1 SHOW_NEW_TIME=‘ 1’ ALARM_BUTTON=‘ 1’ S4 SHOW_A=‘ 1’ 否則 S0 S1 KEY=‘ 1’ S1 SHOW_NEW_TIME=‘ 1’ ALARM_BUTTON=‘ 1’ S2 LOAD_NEW_A=‘ 1’ TIME_BUTTON=‘ 1’ S3 LOAD_NEW_C=‘ 1’ 否則（超時(shí)） 否 S1 SHOW_NEW_TIME=‘ 1’ 是 S0 S2 ALARM_BUTTON=‘ 1’ S2 LOAD_NEW_A=‘ 1’ 否則 S0 S3 TIME_BUTTON=‘ 1’ S3 LOAD_NEW_C=‘ 1’ 否則 S0 S4 ALARM_BUTTON=‘ 1’ S4 SHOW_A=‘ 1’ 否則