【文章內容簡介】 ： 基于 FPGA的鬧鐘系統(tǒng)的設計 6 （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 （ 2） VHDL 豐 富的仿真語句和庫函數，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。 （ 3） VHDL 語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現。 （ 4）對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設計轉變成門級網表。 （ 5） VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最 終設計實現的目標器件是什么，而進行獨立的設計。 Quartus II 開發(fā)環(huán)境 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及 仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 TC1 腳本完成設計流程外，提供了完善的用戶圖 形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方 EDA 工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方 EDA 工具。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結合，可以方便地實現各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開 發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD 設計軟件，由于其出色的易用性而得到了廣泛的應用。目前 Altera 已經停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設計輔助工具，集成了 SOPC 和 HardCopy設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數字系統(tǒng)設計者的歡迎。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于 Inter的協(xié)作設計。 Quartus平臺與 Cadence、基于 FPGA的鬧鐘系統(tǒng)的設計 7 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容 。改進了軟件的 LogicLock 模塊設計功能，增添 了 FastFit 編譯選項，推進了網絡編輯性能，而且提升了調試能力。支持 MAX7000/MAX3000 等乘積項器件 。 本章小結 本章首先對現場可編程門陣列（ FPGA）做了簡要介紹，然后深入了講述了 FPGA 內部結構及其特點，重點介紹了本設計要用到的 Cyclone II 系列 FPGA，然后詳細說明了FPGA 的設計流程。最后對 FPAG 的開發(fā)語言及開發(fā)軟件平臺 Quartus II 簡單的介紹了一下，從而說明了 FPGA 整個設計流程的設計條件。 3. 鬧鐘 系統(tǒng)的設計 本文設計一個帶鬧鐘功能的 24 小時計時器 ,要求能夠利用按鍵實現對鬧鐘時間的設定并 在所設計鬧鐘時間到時進行鬧鐘提示， 能夠利用按鍵實現“較時“較分”功能，隨時對數碼管的顯示進行調整和較對。 鬧鐘系統(tǒng)的外部設計 針對系統(tǒng)需求進行硬件設計 :硬件部分主要包括綜合計時電路、顯示控制電路和調整控制電路。它包括以下幾個組成部分：① 顯示屏，由 4 個七段數碼管組成，用于顯示當前時間 (時：分 )或設置的鬧鐘時間；② 數字鍵‘ 0’ ~‘ 9’，用于輸入新的時間或新的鬧鐘時間；③ TIME(時間 )鍵，用于 確定新的時間設置；④ ALARM(鬧鐘 )鍵，用于確定新的鬧鐘時間設置，或顯示已設置的鬧鐘時間；⑤ 揚聲器，在當前時鐘時間與鬧鐘時間相同時，發(fā)出蜂鳴聲。 鍵盤輸入設計 下面簡要介紹一下系統(tǒng)的輸入界面：系統(tǒng)的輸入界面是有 0~9 十個數字按鍵和TIME 鍵和 ALARM 鍵組成。由于系統(tǒng)輸入校時時間和鬧鐘時間時候必須輸入 0~9 這些數字，因此按鍵 0~9 專門用于輸入數字。 TIME 鍵和 ALARM 鍵用于輔助設定當前時間和鬧鐘時間。 各操作流程如下： a)校時操作：在正常計時狀態(tài)下直接按下 0~9 鍵，即 可進入校時狀態(tài)，使用鍵 0~9輸入新的時間，然后按 TIME 鍵，即可使新的時間設置生效，系統(tǒng)自動回到計時狀態(tài)。在輸入過程中，輸入數字在顯示屏上從右到左依次顯示。例如，用戶要設置 12： 34，則按順序輸入“ 1”，“ 2”，“ 3”，“ 4”，與之對應，顯示屏上依次顯示的信息為：“ 1”，“ 12”，“ 123”，“ 1234”。在校時狀態(tài)下，若有輸入錯誤或要取消校時，停止輸入，稍待 5s，不按任何鍵，即可回到計時狀態(tài)。 b)設置鬧鈴時間：在計時狀態(tài)下按下設置鬧鈴鍵（ ALARM 鍵），即可顯示當前所設定的鬧鐘時間。在計時狀態(tài) 下，用數字鍵 0~9 鍵輸入新的時間，然后按“ ALARM”確認，即可使新設置的鬧鐘生效。其他操作與校時操作流程一樣。 基于 FPGA的鬧鐘系統(tǒng)的設計 8 系統(tǒng)輸出部分 系統(tǒng)輸出部分主要是顯示電路模塊，由 4 個七段數碼管組成，用于顯示當前時間 (時：分 )或設置的鬧鐘時間。 FPGA 內部部分模塊設計與仿真 鬧鐘系統(tǒng)的控制器的設計 1．設計思路 控制器命名為 ALARM_CONTROLLER,其外部端口如圖 3 所示。 圖 3 控制器外部端口 各端口的作 用如下： CLK 為外部時鐘信號， RESET 為復位信號。 當 KEY 為高電平（ KEY=‘ 1’）時，表示用戶按下數字鍵（“ 0”～“ 9”）。 當 ALARM_BUTTON 為高電平時，表示用戶按下“ ALARM”鍵。 當 TIME_BUTTON 為高電平時 ,表示用戶按下 “TIME”鍵。 當 LOAD_NEW_A 為高電平時，控制鬧鐘時間寄存器加載新的鬧鐘時間值。 當 LOAD_NEW_C 為高電平時，控制時鐘計數器設置新的時間值。 當 SHOW_NEW_TIME 為高電平時，控制七 段數碼顯示電路顯示新的時間值，即用戶通過數字鍵輸入的時間；否則，當 SHOW_NEW_TIME 為低電平時，根據 SHOW_A信號的值控制顯示當前的時間或鬧鐘時間。此時，當 SHOW_A 為高電平時，控制顯示鬧鐘時間，否則，顯示當前時間。 控制器的功能可以通過有限狀態(tài)自動機（ FSM）的方式來實現。根據設計要求及端口設置，需要 5 個狀態(tài)來實現： S0：表示電路初態(tài)即正常時鐘計數狀態(tài)。 S1：接收鍵盤輸入狀態(tài)。在狀態(tài) S0 時用戶按下數字鍵后進入此狀態(tài)。在此狀態(tài)下，顯示屏上顯示的是用戶鍵入的數字。 S2：設置新的鬧鐘時 間。在狀態(tài) S1 時用用戶按下 ALARM 鍵后進入此狀態(tài)。 S3：設置新的計時器時間。在狀態(tài) S1 時用戶按下 TIME 鍵后進入此狀態(tài)。 S4：顯示鬧鐘時間。在狀態(tài) S0 時用戶直接按下 ALARM 鍵后進入此狀態(tài)。在此狀態(tài)下，顯示屏上顯示的是所設置的鬧鐘時間。請注意，在這個狀態(tài)下，用戶按下 ALARM鍵盤后，顯示屏上保持顯示鬧鐘時間，經過一段時間以后，再返回狀態(tài) S0 顯示計時器基于 FPGA的鬧鐘系統(tǒng)的設計 9 時間。 控制器狀態(tài)轉換及控制輸出表如下表 2 所示： 表 2 控制器狀態(tài)轉換及控制輸出表 當前狀態(tài) 控制輸入（條件） 下一狀態(tài) 控制輸出（動作） S0 KEY=‘ 1’ S1 SHOW_NEW_TIME=‘ 1’ ALARM_BUTTON=‘ 1’ S4 SHOW_A=‘ 1’ 否則 S0 S1 KEY=‘ 1’ S1 SHOW_NEW_TIME=‘ 1’ ALARM_BUTTON=‘ 1’ S2 LOAD_NEW_A=‘ 1’ TIME_BUTTON=‘ 1’ S3 LOAD_NEW_C=‘ 1’ 否則（超時） 否 S1 SHOW_NEW_TIME=‘ 1’ 是 S0 S2 ALARM_BUTTON=‘ 1’ S2 LOAD_NEW_A=‘ 1’ 否則 S0 S3 TIME_BUTTON=‘ 1’ S3 LOAD_NEW_C=‘ 1’ 否則 S0 S4 ALARM_BUTTON=‘ 1’ S4 SHOW_A=‘ 1’ 否則（超時） 否 S4 SHOW_A=‘ 1’ 是 S0 表 2 中沒有顯示說明的控制信號賦值，表示信號的值為零。例如在狀態(tài) S0，當信號 KEY=‘ 1’時， SHOW_NEW_TIME 的信號的賦值為‘ 1’，而其他信號 LOAD_NEW_A，LOAD_NEW_C 和 SHOW_A 的值此時都賦為‘ 0’。另外，表中關于“超時”判斷處理細節(jié)見 VHDL 源程序中的有關部分。 2．實現的程序 見附錄 3. 仿真波形如圖 4 所示 : 由波形圖，我們可以看到，當 KEY 為高電平時，即用戶按下數字鍵“ 0” ~“ 9”時， SHOW_NEW_TIME 同時也為高電平 ,即此時數碼管顯示用戶通過數字鍵輸入的時間 ,且用戶輸入新時間完畢后 ,按下 ALARM 鍵 ,同時 LOAD_NEW_A 為高電平 ,控制鬧鐘時間寄存器加載新的鬧鐘時間 . 基于 FPGA的鬧鐘系統(tǒng)的設計 10 圖 4 控制器仿真波形 鬧鐘系統(tǒng)的譯碼器的 設計 1. 本模塊的功能是將每次按下鬧鐘系統(tǒng)的數字鍵盤且產生的一個數字所對應的 10位二進制數據信號轉換為 1 位十進制整數信號，以作為小時、分鐘計數的 4 個數字之一，其外部端口如圖 5 所示。其中 KEYPAD為輸入端口，接收 10位二進制數據信號； VALUE為輸出端口，輸出相應的 1 位十進制整數信號。輸入數據與與輸出數據的譯碼關系見表3。 表 3 輸出數據的譯碼關系 輸入 0000000001 0000000010 0000000100 0000001000 0000010000 輸出 0 1 2 3 4 輸 入 0000100000 0001000000 0010000000 0100000000 1000000000 輸出 5 6 7 8 9 圖 5 譯碼器外部端口 2. 實現該模塊的 VHDL 程序如下： ARCHITECTURE ART OF DECODER IS BEGIN WITH KEYPAD SELECT VALU