【文章內(nèi)容簡介】 able Gate Array)在內(nèi)的復雜 PLD迅速發(fā)展起來，并向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣闊的方向發(fā)展。 FPGA具備陣列型 PLD的特點，結(jié)構(gòu)又類似掩膜可編程門陣 列，因而具有更高的集成度和更強大的邏輯實現(xiàn)功能，使設(shè)計變得更加靈活和易于實現(xiàn)。相對于 CPLD,它還可以將配置數(shù)據(jù)存儲在片外的 EPROM 或者計算機上，設(shè)計人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場可編程。所以 FPGA得到了更普遍的應(yīng)用。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 I/OB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分 ，如圖 21 所示 。 CLB 是實現(xiàn)各種邏輯功能的基本單元，包括組合邏輯，時序邏輯， RAM 及各種運算功能， CLB 以 N*N 陣列形式分布在 FPGA 芯片中； I/OB是芯片外部引腳數(shù)據(jù)與內(nèi)部進行數(shù)據(jù)交換的接口電路。通過編程可將 I/O 引腳設(shè)置成輸入、輸出和雙向等不同的功能， I/OB分布在芯片的四周。 CLB 之間的空隙部分是布線通道，布線通道給 CLB 和 I/OB 的輸入輸出提供互聯(lián)的路徑。 FPGA 的內(nèi)部結(jié)構(gòu)如圖 21 所示。 圖 21 FPGA 內(nèi)部結(jié)構(gòu)圖 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因 此，工作時需要對片內(nèi)的 RAM 進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式 。 FPGA 的 配置模式 包括 ：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA作為微處理器的外設(shè)，由微處理器對其編程。 FPGA 的電路設(shè)計是通過 FPGA 開發(fā)系統(tǒng)來實現(xiàn)的。用戶無需了解 FPGA 的內(nèi)部構(gòu)造和工作原理，只要在計算機上輸入墊入原理圖或硬件描述語言文件， FPGA 開發(fā)系統(tǒng)就能夠自動進行模擬，驗證、分割、布局和布線，最后實現(xiàn) FPGA 的內(nèi)部配置。 徐州工程學院畢業(yè)設(shè)計 (論文 ) 5 在對 FPGA 配置 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。掉電后， FPGA 恢復成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能夠反復使用。 FPGA 的編程無須專用的 FPGA 編程器，只 需 用通用的 EPROM、PROM 編程器即可。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。 使用 FPGA 器件進行開發(fā)的優(yōu)點 使用 FPGA器件設(shè)計數(shù)字 電路，不僅可以簡化設(shè)計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。它們無需花費傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風險，成為電子器件行業(yè)中發(fā)展最快的一族。使用 FPGA器件設(shè)計數(shù)字系統(tǒng)電路的主要優(yōu)點如下 ： 1．設(shè)計靈活 使用 FPGA器件，可以不被標準系列器件在邏輯功能上所限制，而且修改邏輯可在系統(tǒng)設(shè)計和使用過程的任一階段中進行，并且只需通過對所用的 FPGA器件進行重新編程即可完成，給系統(tǒng)設(shè)計提供了很大的靈活性。 2．增大功能密集度 功能密集度是指在給定的空間能集成的邏輯功能數(shù)量。 可編程邏輯芯片內(nèi)的組件門數(shù)高，一片 FPGA可代替幾片、幾十片乃至上百片中小規(guī)模的數(shù)字集成電路芯片。用 FPGA器件實現(xiàn)數(shù)字系統(tǒng)時用的芯片數(shù)量少，從而減少芯片的使用數(shù)目，減少印刷線路板面積和印刷線路板數(shù)目，最終導致系統(tǒng)規(guī)模的全面縮減。 3．提高可靠性 減少芯片和印刷板數(shù)目，不僅能縮少系統(tǒng)規(guī)模，而且它還極大的提高了系統(tǒng)的可靠性，具有較高集成度的系統(tǒng)比用許多低集成度的標準組件設(shè)計的相同系統(tǒng)具有高得多的可靠性。使用 FPGA器件減少了實現(xiàn)系統(tǒng)所需要的芯片數(shù)目，在印刷線路板上的引線以及焊點數(shù)量也隨之減少，所以系統(tǒng)的可靠性 提高。 4．縮短設(shè)計周期 由于 FPGA器件的可編程性和靈活性，用它來設(shè)計一個系統(tǒng)所需時間比傳統(tǒng)方法大為縮短。 FPGA器件集成度高，使用時印刷線路板電路布局布線簡單。同時，在樣機設(shè)計成功后，由于開發(fā)工具先進，自動化程度高，對其進行邏輯修改也十分簡便迅速。因此，使用 FPGA器件可大大縮短系統(tǒng)的設(shè)計周期，加快產(chǎn)品投放市場的速度，提高產(chǎn)品的競爭能力。 5．工作速度快 FPGA/CPLD器件的工作速度快，一般可以達到幾百兆赫茲，遠遠大于 DSP器件。同時，使用 FPGA器件后實現(xiàn)系統(tǒng)所需要的電路級數(shù)少，因而整個系統(tǒng)的工作 速度會得到提高。 6．增加系統(tǒng)的保密性能 徐州工程學院畢業(yè)設(shè)計 (論文 ) 6 很多 FPGA器件都具有加密功能，在系統(tǒng)中廣泛的使用 FPGA器件可以有效防止產(chǎn)品被他人非法仿制。 7．降低成本 使用 FPGA器件實現(xiàn)數(shù)字系統(tǒng)設(shè)計時，如果僅從器件本身的價格考慮，有時還看不出它的優(yōu)勢，但是影響系統(tǒng)成本的因素是多方面的，綜合考慮，使用 FPGA的成本優(yōu)越性是很明顯的。首先，使用 FPGA器件修改設(shè)計方便，設(shè)計周期短，使系統(tǒng)的研制開發(fā)費用降低；其次， FPGA器件可使印刷線路板面積和需要的插件減少，從而使系統(tǒng)的制造費用降低；再次，使用 FPGA器件能使系統(tǒng)的可靠性提 高，維修工作量減少，進而使系統(tǒng)的維修費用降低?？傊褂?FPGA器件進行系統(tǒng)設(shè)計，能節(jié)約成本。 FPGA 技術(shù)的發(fā)展趨勢 隨著微電子技術(shù)、 EDA 技術(shù)、以及應(yīng)用系統(tǒng)需求的發(fā)展， FPGA 正在逐漸成為數(shù)字系統(tǒng)開發(fā)的平臺，并將在以下方面繼續(xù)完善和提高。 1． 大容量、低電壓、低功耗 FPGA 大容量 FPGA 是市場發(fā)展的焦點。 FPGA 產(chǎn)業(yè)中的兩大霸主： Altera 和 Xilinx 在超大容量 FPGA 上展開了激烈的競爭。 2020 年 Altera 推出了 65nm 工藝的 StratixIII 系列芯片，其容量為 67200 個 L E (Logic Element，邏輯單元 )， Xilinx 推出的 65nm工藝的 VitexVI 系列芯片，其容量為 33792 個 Slices (一個 Slices 約等于 2 個 L E)。采用深亞微米 (DSM)的半導體工藝后 ,器件在性能提高的同時，價格也在逐步降低。由于便攜式應(yīng)用產(chǎn)品的發(fā)展，對FPGA 的低電壓、低功耗的要日益迫切。因此，無論那個廠家、哪種類型的產(chǎn)品 ,都在瞄準這個方向而努力。 2． 系統(tǒng)級高密度 FPGA 隨著生產(chǎn)規(guī)模的提高 ,產(chǎn)品應(yīng)用成本的下降， FPGA 的應(yīng)用已經(jīng)不是過去的僅僅適用于系統(tǒng)接口部件的現(xiàn)場集成 ，而是將它靈活地應(yīng)用于系統(tǒng)級 (包括其核心功能芯片 )設(shè)計之中。在這樣的背景下，國際主要 FPGA 廠家在系統(tǒng)級高密度 FPGA 的技術(shù)發(fā)展上，主要強調(diào)了兩個方面： FPGA 的 IP( Intellec2tual Property ，知識產(chǎn)權(quán) )硬核和 IP 軟核。當前具有 IP內(nèi)核的系統(tǒng)級 FPGA 的開發(fā)主要體現(xiàn)在兩個方面：一方面是 FPGA 廠商將 IP 硬核 (指完成版圖設(shè)計的功能單元模塊 )嵌入到 FPGA 器件中，另一方面是大力擴充優(yōu)化的 IP 軟核 (指利用 HDL 語言設(shè)計并經(jīng)過綜合驗證的功能單元模塊 )，用戶可以直接利用這些預(yù)定義的、 經(jīng)過測試和驗證的 IP 核資源 ,有效地完成復雜的片上系統(tǒng)設(shè)計。 3． FPGA 和 ASIC 出現(xiàn)相互融合 雖然標準邏輯 ASIC 芯片尺寸小、功能強、功耗低，但其設(shè)計復雜，并且有批量要求。FPGA 價格較低廉，能在現(xiàn)場進行編程，但它們體積大、能力有限，而且功耗比 ASIC 大。正因如此， FPGA 和 ASIC 正在互相融合，取長補短。隨著一些 ASIC 制造商提供具有可編程邏輯的標準單元， FPGA 制造商重新對標準邏輯單元發(fā)生興趣。 徐州工程學院畢業(yè)設(shè)計 (論文 ) 7 4． 動態(tài)可重構(gòu) FPGA 動態(tài)可重構(gòu) FPGA 是指在一定條件下芯片不僅具有在系統(tǒng)重新配置電路功能的特性，而且還具有在系統(tǒng)動態(tài)重構(gòu)電路邏輯的能力。對于數(shù)字時序邏輯系統(tǒng)，動態(tài)可重構(gòu) FPGA的意義在于其時序邏輯的發(fā)生不是通過調(diào)用芯片內(nèi)不同區(qū)域、不同邏輯資源來組合而成，而是通過對 FPGA 進行局部的或全局的芯片邏輯的動態(tài)重構(gòu)而實現(xiàn)的。動態(tài)可重構(gòu) FPGA在器件編程結(jié)構(gòu)上具有專門的特征，其內(nèi)部邏輯塊和內(nèi)部連線的改變，可以通過讀取不同的 SRAM 中的數(shù)據(jù)來直接實現(xiàn)這樣的邏輯重構(gòu)，時間往往在納秒級，有助于實現(xiàn) FPGA 系統(tǒng)邏輯功能的動態(tài)重構(gòu)。 FPGA 設(shè)計的開發(fā)流程 FPGA設(shè)計的開發(fā)流程圖 22所示。設(shè)計開始需利用 EDA工具的文本或圖形編輯器將設(shè)計者的設(shè)計意圖用文本方式 (如 Verilog HDL或 VHDL程序 )或圖形方式 (原理圖、狀態(tài)圖等 )表達出來。完成設(shè)計描述后即可通過編譯器進行排錯編譯，變成特定的文本格式，為下一步的綜合做準備。在此，對于多數(shù)的 EDA軟件來說，最初的設(shè)計究竟采用哪一種輸入形式是可選的，也可混合使用。 編譯形成標準 Verilog HDL或 VHDL文件后，在綜合前即可以對所描述的內(nèi)容進行功能仿真，又可稱為前仿真。即將源程序直接送到仿真器中仿真。功能仿真僅對設(shè)計描述的邏輯功能進行測試模擬， 以了解其實 現(xiàn)的功能是否滿足原設(shè)計的要求， 由于此時的仿真只是根據(jù) Verilog HDL或 VHDL的語義進行的，與具體電路沒有關(guān)系，仿真過程不涉及具體器件的硬件特性，如延遲特性。 設(shè)計的第三步是綜合，將軟件設(shè)計與硬件的可實現(xiàn)性掛鉤，這是軟件化為硬件電路的關(guān)鍵步驟。綜合后，可生成 Verilog HDL或 VHDL網(wǎng)表文件，利用網(wǎng)表文件進行綜合后仿真。綜合后仿真雖然比功能仿真精確一些，但是只能估計門延時，而不能估計線延時，仿真結(jié)果與布線后的實際情況還有一定的差距，并不十分準確。這種仿真的主要目的在于檢查綜合器的綜合結(jié)果是否與 設(shè)計輸入一致。 綜合通過后必須利用 FPGA布局 /布線適配器將綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，這個過程叫做實現(xiàn)過程。 布局布線后應(yīng)進行時序仿真。時序仿真中應(yīng)將布局布線后的時延文件反標到設(shè)計中，使仿真既包含門時延，又包含線時延的信息。由于不同器件的內(nèi)部延時不一樣，不同的布局布線方案也給延時造成不同的影響，因此在設(shè)計處理完以后，對系統(tǒng)和各個模塊進行時序仿真，分析其時序關(guān)系，估計設(shè)計的性能，以及檢查和消除競爭冒險是非常有必要的。與前面各種仿真相比，這種仿真包含的時延信息最為全面、準確，能較好 地反映芯片的實際工作情況。 如果以上的所有過程，包括編譯、綜合、布線 /適配和功能仿真、綜合后仿真、時序仿真都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計要求，就可以將適配器產(chǎn)生的配置 /下載文件通過編徐州工程學院畢業(yè)設(shè)計 (論文 ) 8 程器或下載電纜載入目標芯片中。 圖 22 FPGA設(shè)計的開發(fā)流程圖 硬件描述語言及數(shù)字系統(tǒng)設(shè)計方法 可編程邏輯器件和 EDA技術(shù)給今天的硬件系統(tǒng)設(shè)計者提供了強有力的工具，使得數(shù)字系統(tǒng)的設(shè)計方法發(fā)生了質(zhì)的變化。傳統(tǒng)的采用原理圖的設(shè)計方法正逐步的退出歷史舞臺，而基于硬件描 述語言的設(shè)計方法正在成為數(shù)字系統(tǒng)設(shè)計的主流。同時，數(shù)字系統(tǒng)的設(shè)計方法也由過去的那種由集成電路廠家提供通用芯片，整機系統(tǒng)用戶采用這些芯片組成電子系統(tǒng) 的 “ Bottomup(自底向上 )設(shè)計方法改變?yōu)橐环N新的 Topdown(自頂向下 )設(shè)計方法。 硬件描述語言 VHDL 簡介 VHDL 語言的英文全名是 VHSIC Hardware Description Language， VHSIC 則是 Very High Speed Integrated Circuit 的縮寫，如今已經(jīng)有 40 年的歷史了。它是一種支持系 統(tǒng)級設(shè)計并被多數(shù) EDA 軟件支持的通用標準硬件描述語言。 VHDL一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此 VHDL幾乎覆蓋了以往各種硬件描述語言的功能。通常整個自頂向下或自底向上的電路設(shè)計過程都可以用VHDL來完成。 所謂硬件描述語言，就是可以描述硬件電路的功能，信號連接關(guān)系及定時關(guān)系的語言。它能比原理圖更加有效地表示硬件電路的特性。隨著 VHDL 語言的發(fā)展，從基于原理圖的硬件設(shè)計方法向基于 HDL語言的硬件設(shè)計方法的轉(zhuǎn)變己經(jīng) 成為可編程 ASIC 設(shè)計者最為關(guān)設(shè)計開始 文本 /原理圖編輯與修改 邏輯綜合與優(yōu)化 功能仿真和時序仿真 布局布線與適配 行為和功能仿真 邏輯綜合與優(yōu)化 硬件測試 徐州工程學院畢業(yè)設(shè)計 (論文 ) 9 心的問題。 VHDL 通常由以下幾部分組成。 1．實際用的 VHDL 語言。 2．含有 STANDARD 包和 TEXTIO 包的 STD 庫。在 STANDARD 包內(nèi)存有一些預(yù)定義的數(shù)據(jù)類型說明和函數(shù)；在 TEXTIO 包內(nèi)含有支持格式化 ASCII I/O 操作的數(shù)據(jù)和子程序的說明。 3．買方專用的庫和程序包。 4．用戶專用的庫和程序包。 5．保存用戶設(shè)計用的 WORK 庫。 VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級、