【正文】 ............................................ 35 附錄 2 各個(gè)模塊的程序 ........................................................................................................... 36 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 1 1 緒論 課題的意義與應(yīng)用背景 隨著計(jì)算機(jī)技術(shù)的發(fā)展和成熟，計(jì)算機(jī)的應(yīng)用也越來(lái)越廣泛。如何將 計(jì)算機(jī)與各種設(shè)施、設(shè)備結(jié)合，簡(jiǎn)化人工操作并實(shí)現(xiàn)自動(dòng)控制，滿(mǎn)足社會(huì)的需求，成為一個(gè)很重要的問(wèn)題。 本設(shè)計(jì)主要是用于實(shí)驗(yàn)室的進(jìn)行實(shí)驗(yàn)的仿真系統(tǒng)，實(shí)現(xiàn)了遠(yuǎn)距離的對(duì) 系統(tǒng)的實(shí)時(shí)監(jiān)測(cè)。該系統(tǒng)有著廣泛的應(yīng)用，如電子元件和設(shè)備的工作溫度檢測(cè)、智能環(huán)境溫度監(jiān)測(cè)、糧倉(cāng)溫度監(jiān)測(cè) 、大棚溫度監(jiān)測(cè)等。例如：在規(guī)模、重量和功耗等方面都有所降低。用戶(hù)通過(guò)利用強(qiáng)大 的開(kāi)發(fā)工具，能在最短時(shí)間內(nèi)對(duì) FPGA 內(nèi)部邏輯進(jìn)行反復(fù)設(shè)計(jì)及修改，直至滿(mǎn)意為止， 一般可以在幾天或幾周內(nèi)完成一個(gè)電子系統(tǒng)的設(shè)計(jì)和制作， 這大大縮短了產(chǎn)品設(shè)計(jì)開(kāi)發(fā)周期，提高了最終產(chǎn)品性能 ,達(dá)到快速上市和進(jìn)一步降低成本的要求 。 FPGA 器件集成度高、體積小，具 有用戶(hù)可編程實(shí)現(xiàn)專(zhuān)門(mén)應(yīng)用的功能?？删幊踢壿嬈骷⒗^續(xù)向著更高密度和更大容量方向邁進(jìn)。 2． FPGA 管腳多，容易實(shí)現(xiàn)大規(guī)模系統(tǒng)。單片機(jī)程序是串行執(zhí)行的，執(zhí)行完一條才能執(zhí)行下一條，在處理突發(fā)事件時(shí)只能調(diào)用有限的中斷資源，而 FPGA 不同邏輯可以并行執(zhí)行，可以同時(shí)處理不同的 任務(wù)，這就使得 FPGA 工作更有效率。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 3 2 EDA 技術(shù)和可編程邏輯器件 電子設(shè)計(jì)自動(dòng)化 EDA 技術(shù) 回 顧近 30年的電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將 EDA技術(shù)分為三個(gè)階段 。 八十年代為 CAE階段。采用門(mén)陣列和標(biāo)準(zhǔn)單元法設(shè)計(jì)的各種 ASIC得到了極大的發(fā)展，將集成電路工業(yè)推入了 ASIC時(shí)代。基于以上不足，人們開(kāi)始追求貫徹整個(gè)設(shè)計(jì)過(guò)程的自動(dòng)化，這就是 EDA，即電子 系統(tǒng)設(shè)計(jì)自動(dòng)化。隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)師們更愿意自己設(shè)計(jì)專(zhuān)用集成電路芯片，并盡可能縮短設(shè)計(jì)周期，最好是 在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，在使用中也能比較方便的對(duì)設(shè)計(jì)進(jìn)行修改。 可編程陣列邏輯器件 PAL(Programmable Array Logic) 和通用陣列邏輯器件GAL(Generic Array Logic)都屬于簡(jiǎn)單 PLD，結(jié)構(gòu)簡(jiǎn)單，設(shè)計(jì)靈活，對(duì)開(kāi)發(fā)軟件的要求低，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。相對(duì)于 CPLD,它還可以將配置數(shù)據(jù)存儲(chǔ)在片外的 EPROM 或者計(jì)算機(jī)上，設(shè)計(jì)人員可以控制加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂的現(xiàn)場(chǎng)可編程。通過(guò)編程可將 I/O 引腳設(shè)置成輸入、輸出和雙向等不同的功能， I/OB分布在芯片的四周。用戶(hù)可以根據(jù)不同的配置模式，采用不同的編程方式 。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 5 在對(duì) FPGA 配置 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。使用 FPGA器件設(shè)計(jì)數(shù)字系統(tǒng)電路的主要優(yōu)點(diǎn)如下 ： 1．設(shè)計(jì)靈活 使用 FPGA器件，可以不被標(biāo)準(zhǔn)系列器件在邏輯功能上所限制，而且修改邏輯可在系統(tǒng)設(shè)計(jì)和使用過(guò)程的任一階段中進(jìn)行，并且只需通過(guò)對(duì)所用的 FPGA器件進(jìn)行重新編程即可完成，給系統(tǒng)設(shè)計(jì)提供了很大的靈活性。 3．提高可靠性 減少芯片和印刷板數(shù)目，不僅能縮少系統(tǒng)規(guī)模，而且它還極大的提高了系統(tǒng)的可靠性，具有較高集成度的系統(tǒng)比用許多低集成度的標(biāo)準(zhǔn)組件設(shè)計(jì)的相同系統(tǒng)具有高得多的可靠性。同時(shí)，在樣機(jī)設(shè)計(jì)成功后，由于開(kāi)發(fā)工具先進(jìn)，自動(dòng)化程度高，對(duì)其進(jìn)行邏輯修改也十分簡(jiǎn)便迅速。 6．增加系統(tǒng)的保密性能 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 6 很多 FPGA器件都具有加密功能，在系統(tǒng)中廣泛的使用 FPGA器件可以有效防止產(chǎn)品被他人非法仿制。 FPGA 技術(shù)的發(fā)展趨勢(shì) 隨著微電子技術(shù)、 EDA 技術(shù)、以及應(yīng)用系統(tǒng)需求的發(fā)展， FPGA 正在逐漸成為數(shù)字系統(tǒng)開(kāi)發(fā)的平臺(tái)，并將在以下方面繼續(xù)完善和提高。采用深亞微米 (DSM)的半導(dǎo)體工藝后 ,器件在性能提高的同時(shí)，價(jià)格也在逐步降低。在這樣的背景下，國(guó)際主要 FPGA 廠(chǎng)家在系統(tǒng)級(jí)高密度 FPGA 的技術(shù)發(fā)展上，主要強(qiáng)調(diào)了兩個(gè)方面： FPGA 的 IP( Intellec2tual Property ，知識(shí)產(chǎn)權(quán) )硬核和 IP 軟核。正因如此， FPGA 和 ASIC 正在互相融合，取長(zhǎng)補(bǔ)短。動(dòng)態(tài)可重構(gòu) FPGA在器件編程結(jié)構(gòu)上具有專(zhuān)門(mén)的特征，其內(nèi)部邏輯塊和內(nèi)部連線(xiàn)的改變，可以通過(guò)讀取不同的 SRAM 中的數(shù)據(jù)來(lái)直接實(shí)現(xiàn)這樣的邏輯重構(gòu)，時(shí)間往往在納秒級(jí)，有助于實(shí)現(xiàn) FPGA 系統(tǒng)邏輯功能的動(dòng)態(tài)重構(gòu)。在此，對(duì)于多數(shù)的 EDA軟件來(lái)說(shuō)，最初的設(shè)計(jì)究竟采用哪一種輸入形式是可選的，也可混合使用。 設(shè)計(jì)的第三步是綜合，將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性?huà)煦^，這是軟件化為硬件電路的關(guān)鍵步驟。 綜合通過(guò)后必須利用 FPGA布局 /布線(xiàn)適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，這個(gè)過(guò)程叫做實(shí)現(xiàn)過(guò)程。與前面各種仿真相比，這種仿真包含的時(shí)延信息最為全面、準(zhǔn)確，能較好 地反映芯片的實(shí)際工作情況。同時(shí)，數(shù)字系統(tǒng)的設(shè)計(jì)方法也由過(guò)去的那種由集成電路廠(chǎng)家提供通用芯片，整機(jī)系統(tǒng)用戶(hù)采用這些芯片組成電子系統(tǒng) 的 “ Bottomup(自底向上 )設(shè)計(jì)方法改變?yōu)橐环N新的 Topdown(自頂向下 )設(shè)計(jì)方法。通常整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過(guò)程都可以用VHDL來(lái)完成。 VHDL 通常由以下幾部分組成。 3．買(mǎi)方專(zhuān)用的庫(kù)和程序包。 VHDL 還具有以下優(yōu)點(diǎn)： 1． VHDL 的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。 硬件描述語(yǔ)言 Verilog HDL 簡(jiǎn)介 Verilog HDL 是一種硬件描述語(yǔ)言（ HDL:Hardware Discription Language），于 1995 年被接納為 IEEE 標(biāo)準(zhǔn)，標(biāo)準(zhǔn)編號(hào)為 IEEE Std 13641995?，F(xiàn)在， Verilog HDL 已經(jīng)成為數(shù)字 系統(tǒng)設(shè)計(jì)的首選語(yǔ)言，并成為綜合、驗(yàn)證和布局布線(xiàn)技術(shù)的基礎(chǔ)。對(duì)于連續(xù)賦值，變量和線(xiàn)網(wǎng)的表達(dá)式能夠連續(xù)地將值驅(qū)動(dòng)到線(xiàn)網(wǎng)，它提供了基本的結(jié)構(gòu)級(jí)建模方法。這些模塊組成一個(gè)層次化結(jié)構(gòu)并使用線(xiàn)網(wǎng)進(jìn)行互連。PLI/VPI 的應(yīng)用包括將 Verilog HDL 仿真器與其它仿真和 CAD 系統(tǒng)、用戶(hù)定制的調(diào)試任務(wù)、時(shí)延計(jì)算以及標(biāo)注器相連接。 用 VerilogHDL 語(yǔ)言開(kāi)發(fā) FPGA 的完整流程為： 1．文本編輯用任何文本編輯器都可以進(jìn)行，也可以用專(zhuān)用的 HDL 編輯環(huán)境。邏輯綜合軟件會(huì)生成 .edf（ edif）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 Verilog HDL 與 VHDL 的比較 盡管 Verilog HDL 與 VHDL 兩種語(yǔ)言都在努力爭(zhēng)取能描述所有的硬件層次，但是任何徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 11 事情都不是完美的，它們描述各層的能力各有千秋。 Verilog HDL 則更接近硬件，語(yǔ)法更為靈活，適合于激勵(lì)、仿真、硬件建模。從局部設(shè)計(jì)上，可以很方便地寫(xiě)出可讀性很強(qiáng)的狀態(tài)機(jī)結(jié)構(gòu)。 Verilog HDL 語(yǔ)法比 VHDL 更靈活。 Verilog HDL 非常適合于寫(xiě)激勵(lì)和期間建模，這些工作很難用 VHDL 來(lái)完成。 目前 EDA 設(shè)計(jì)以綜合為界，綜合前的設(shè)計(jì)用 VHDL，綜合出的網(wǎng)表就是 Verilog HDL的了。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 13 3 硬件電路的設(shè)計(jì) 硬件的總體設(shè)計(jì) 硬件的整體構(gòu)思邏輯框圖如圖 31 所示。 Altera 器件密度從 300 門(mén)到 400 萬(wàn)門(mén)，能很容易地集成現(xiàn)有的各種邏輯器件，高集成度的 FPGA 提供更高的系統(tǒng)性能，更高的可靠性，更高的性能價(jià)格比。芯片如圖 32 所示。前兩種可以顯示數(shù)字、字符和符號(hào)等，而圖形點(diǎn)陣式液晶顯示器還可以顯示漢字和任意圖形，達(dá)到圖文并茂的效果。 本設(shè)計(jì)中 LCD 顯示器使用的是 1602 字符點(diǎn)陣式液晶顯示器，如圖 33 所示。 第 2 腳： VDD，電源供電，接 5V 正電源。當(dāng) RS 和RW 共同為低電平時(shí)可以寫(xiě)入指令或者顯示地址，當(dāng) RS 為低電平 RW 為高電平時(shí)可以讀忙信號(hào)，當(dāng) RS 為高電平 RW 為低電平時(shí)可以寫(xiě)入數(shù)據(jù)。 第 16 腳： BLK，背光電源負(fù)極，接 GND。另外還有字符生成 RAM（ CGRAM） 512 字節(jié)，供用戶(hù)自定義字符。（說(shuō)明： 1 為高電平、 0 為低電平） 表 31 1602 控制指令表 指令 指令碼 執(zhí)行周期 RS RS D7 D6 D5 D4 D3 D2 D1 D0 1 清屏 0 0 0 0 0 0 0 0 0 1 2 光標(biāo)返回 0 0 0 0 0 0 0 0 1 * 3 輸入方式 0 0 0 0 0 0 1 ID S 40us 4 顯示器開(kāi)關(guān)控制 0 0 0 0 0 0 1 D C B 40us 5 移位 0 0 0 0 0 1 SC RL * * 40us 6 功能設(shè)置 0 0 0 0 1 DL N F * * 40us 7 CGRAM 地址設(shè)置 0 0 0 1 Address of CGRAM 40us 8 DDRAM 地址設(shè) 置 0 0 1 Address of DDRAM 40us 9 忙標(biāo)志、讀地址計(jì)數(shù)器 0 1 BF 地址計(jì)數(shù)器（ AC）之值 0us 10 CGRAM/DDRAM 數(shù)據(jù)寫(xiě) 1 0 寫(xiě)數(shù)據(jù) 40us 11 CGRAM/DDRAM 數(shù)據(jù)讀 1 1 讀數(shù)據(jù) 40us I/D=1:數(shù)據(jù)讀 /寫(xiě)操作后， AC自動(dòng)增 1. S/C=1:畫(huà)面平移一個(gè)字符位 . N=1:兩行顯示。 BF=1:忙 C:光標(biāo)開(kāi)關(guān)， 1開(kāi) 0關(guān)。 溫度傳感器 溫度傳感器使用的是 DS18B20， DS18B20 是 DALLAS 公司生產(chǎn)的單總線(xiàn)式數(shù)字溫度傳感器，它具有微型化、低功耗、高性能、搞干擾能力強(qiáng)、易配處理器等優(yōu)點(diǎn)，特別適用于構(gòu)成多點(diǎn)溫度測(cè)控系統(tǒng)，可直接將溫度轉(zhuǎn)化成串行數(shù)字信號(hào)（提供 9 位二進(jìn)制數(shù)字）給FPGA 芯片 處理，且在同一總線(xiàn)上可以?huà)旖佣鄠€(gè)傳感器芯片。 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 17 圖 36 DS18B20 外形及引腳圖 在 TO92 和 SO8 的封裝中引腳有所不同，具體差別請(qǐng)查閱 PDF 手冊(cè)，在 TO92 封裝中引腳分配如下 ： 1.（ GND）： 接 地 引腳； 2.（ DQ）：?jiǎn)尉€(xiàn)運(yùn)用的數(shù)據(jù)輸入輸出引腳 ； 3.（ VDD）：可選的電源引腳 ； DS18B20 工作過(guò)程及時(shí)序 DS18B20 內(nèi)部的低溫度系數(shù)振蕩器是一個(gè)振蕩頻率隨溫度變化很小的振蕩器，為計(jì)數(shù)器 1 提供一頻率穩(wěn)定的計(jì)數(shù)脈沖。以后計(jì)數(shù)器 1 每一個(gè)循環(huán) 的預(yù)置數(shù)都由斜率累加器提供。在計(jì)數(shù)器 2 停止計(jì)數(shù)后，比較器將計(jì)數(shù)器 1 中的計(jì)數(shù)剩余值轉(zhuǎn)換為溫度值后與 ℃ 進(jìn)行比較，若低于 ℃ ，溫度寄存器的最低位就置 0；若高于 ℃ ，最低位就置 1；若高于 ℃時(shí)，溫度寄存器的最低位就進(jìn)位然后置 0。測(cè)溫結(jié)束時(shí)，這 9 位數(shù)據(jù)轉(zhuǎn)存到暫存存儲(chǔ)器的前兩個(gè)字節(jié)中，符號(hào)位占用第一字節(jié)， 8 位溫度數(shù)據(jù)占據(jù)第二字節(jié)。芯片內(nèi)部還有斜率累加器，可對(duì)頻率的非線(xiàn)性度加以補(bǔ)償。 1． 初始化 單總線(xiàn)上的所有處理均從初始化序列開(kāi)始。所有ROM 操作命令均為 8 位長(zhǎng)。 Match ROM( 符合 ROM)[55h] 此命令后繼以 64 位的 ROM 數(shù)據(jù)序列，允許總線(xiàn)主機(jī)對(duì)多點(diǎn)總線(xiàn)上特定的 DS18B20尋址。 Skip ROM( 跳過(guò) ROM )[CCh] 在單點(diǎn)總線(xiàn)系統(tǒng)中，此命令通過(guò)允許總線(xiàn)主機(jī)不提供 64 位 ROM 編碼而訪(fǎng)問(wèn)存儲(chǔ)器操作來(lái)節(jié)省時(shí)間。 Alarm Search(告警搜索 )[ECh] 此命令的流程與搜索 ROM 命令相同。貯存在 EEPROM 內(nèi)的觸發(fā)器值用于告警。 Read Scratchpad（讀暫存存儲(chǔ)器） [BEh] 這個(gè)命令讀取暫存器的內(nèi)容。如果總線(xiàn)控制器在這條命令之后跟著發(fā)出讀時(shí)間隙，而 DS18B20又正在忙于把暫存器拷貝到 E2 存儲(chǔ)器， DS18B20 就會(huì)輸出一個(gè) “0”，如果拷貝結(jié)束的話(huà)，DS18B20 則輸出 “1”。如果總線(xiàn)控制器在這條命令之后跟著發(fā)出讀時(shí)間隙，而 DS18B20 又忙于做時(shí)間轉(zhuǎn)換的話(huà)， DS18B20 將在總線(xiàn)上輸出 “0”，若溫度轉(zhuǎn)換完成，則輸出 “1”。在這條 命令發(fā)出之后，對(duì)于所發(fā)出的第一個(gè)讀數(shù)據(jù)時(shí)間片，器件會(huì)輸出溫度轉(zhuǎn)換忙的標(biāo)識(shí)：“0”=忙， “1”=準(zhǔn)備就緒。單片機(jī)可通過(guò)單線(xiàn)接口讀到該數(shù)據(jù)，讀取時(shí)低位在前，高位 在后。 例 如當(dāng) DS18B20 采集到 +125℃ 的實(shí)際溫度后，輸出為 07D0H，則 ： 實(shí)際溫度 =07D0H╳ =2020╳ =125℃。 報(bào)警電路的