基于fpga的dds設(shè)計(編輯修改稿)
2025-07-24 17:41 本頁面
【文章內(nèi)容簡介】 DDS頂層設(shè)計電路圖：開關(guān)單元ROMD/A示波器相位累加器圖4：總體框圖（這里采用的是自己編的rom，沒有用falsh芯片）：①頂層模塊:頂層模塊主要用于分頻，定義系統(tǒng)的輸入和輸出端口。由于實(shí)驗(yàn)箱采用系統(tǒng)時鐘位50MHz，本實(shí)驗(yàn)才有時鐘頻率為5MHz，所以本模塊主要負(fù)責(zé)將時鐘進(jìn)行10分頻。模塊將調(diào)用相位累加模塊和rom模塊。模塊端口有：系統(tǒng)時鐘輸入端口（接系統(tǒng)時鐘），8位頻率控制字輸入端口和8位相位控制輸入端口（接16個開關(guān)按鍵），8位數(shù)據(jù)輸出端口（接D/A的8位輸入端口），復(fù)位輸入端（接一個按鍵），分頻后的時鐘輸出（接D/A的時鐘輸入）。名稱方向電平位寬功能clkinput1系統(tǒng)時鐘信號，（50MHZ）F input8頻率控制字reset input1復(fù)位信號P input8相位控制字sin_out output8正弦波數(shù)據(jù)clk_5MHzoutput1分頻后的時鐘②相位累加模塊：相位累加主要是利用頻率控制字和相位控制字來累加出尋址地址，N=N+M；address=N+P；其中N位累加寄存器，初期為0；M位頻率控制字；address為尋址地址。模塊端口有：時鐘輸入端口（接頂層模塊5MHz時鐘），復(fù)位輸入端口（接頂層模塊復(fù)位端），8位頻率控制字輸入端口和8位相位控制輸入端口（分別接頂層模塊的8位頻率控制字輸入端口和8位相位控制輸入端口），地址輸出端口（將地址通過頂層模塊傳送給rom模塊，8位）。名稱方向電平位寬功能clk_5MHInput1
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