【文章內(nèi)容簡介】 7. 總結(jié)課題要實(shí)現(xiàn)的目標(biāo)：1. 信號(hào)輸出頻率范圍：1Hz～5MHz；2. 信號(hào)輸出頻率精度：1Hz；3. 信號(hào)輸出電壓范圍（峰峰值）：～5V；4. 信號(hào)輸出電壓精度：；5. 信號(hào)輸出類型：正弦波、方波、三角波。第二章 FPGA工作原理 FPGA簡介 FPGA的發(fā)展歷程及特性介紹隨著數(shù)字化技術(shù)的不斷普及，當(dāng)今社會(huì)已經(jīng)步入了一個(gè)數(shù)字集成電路廣泛應(yīng)用的時(shí)代。數(shù)字集成電路經(jīng)歷了由小中規(guī)模到超大規(guī)模及專用集成電路(ASIC)的發(fā)展歷程，其本身的變化就是翻天覆地的。一方面，微電子技術(shù)日新月異的發(fā)展使得半導(dǎo)體廠商已經(jīng)無力獨(dú)立承擔(dān)設(shè)計(jì)與制造集成電路的艱巨任務(wù)。另一方面，系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，并希冀設(shè)計(jì)周期盡可能短以提升設(shè)計(jì)效率，滿足實(shí)時(shí)的需求?；谥T多因素的促進(jìn)，使得現(xiàn)場可編程邏輯器件的應(yīng)用成為大勢(shì)所趨，而這其中應(yīng)用最為廣泛的莫過于現(xiàn)場可編程邏輯陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。FPGA是一種半定制電路[[] 張亮，沈沛意，肖瀟等. 基于 Xinlinx FPGA 的多核嵌入式系統(tǒng)設(shè)計(jì)基礎(chǔ)[M].西安:西安電子科技大學(xué)出版社，2011]，可以歸屬于ASIC。FPGA的高度靈活性對(duì)定制電路的不足之處進(jìn)行了很好地彌補(bǔ)。在I/O功能上，F(xiàn)PGA支持多種不同的I/O標(biāo)準(zhǔn)；在存儲(chǔ)器需求上，大多數(shù)FPGA提供了嵌入式BRAM Block存儲(chǔ)器，使得用戶有實(shí)現(xiàn)片上存儲(chǔ)器的可能；而在配置上，由于FPGA在掉電后立即恢復(fù)成白片，內(nèi)部邏輯關(guān)系盡失，因而可實(shí)現(xiàn)反復(fù)使用，產(chǎn)生不同的電路功能。此外，擁有多種配置模式也是其出色之處。 FPGA系統(tǒng)結(jié)構(gòu)和資源[[] 王杰，王誠，謝龍漢. Xilinx FPGA/CPLD設(shè)計(jì)手冊(cè)[M].北京:人民郵電出版社，2011] [[] 羅苑棠. CPLD/FPGA 常用模塊與綜合系統(tǒng)設(shè)計(jì)實(shí)例精講[M].北京:電子工業(yè)出版社，2005] [] FPGA內(nèi)部資源結(jié)構(gòu)圖由于技術(shù)的進(jìn)步，產(chǎn)生了百萬級(jí)的FPGA，同時(shí)為了照顧用戶的特殊需求，現(xiàn)在包含了4種可編程資源，即位于芯片內(nèi)部的可編程邏輯單元(LE)、位于芯片四周的可編程I/O、分布在芯片各處的可編程布線資源和片內(nèi)嵌入式存儲(chǔ)器塊RAM。也增加了嵌入式乘法器、鎖相環(huán)的資源。下面將對(duì)FPGA內(nèi)部資源進(jìn)行簡單介紹。(LE)。 LE包括3個(gè)主要部分：查找表(LUT)、進(jìn)位邏輯和輸出寄存器邏輯。 典型的LE的結(jié)構(gòu)圖其中，F(xiàn)PGA用查找表(LUT)替代了CPLD中的乘積項(xiàng)陣列，它是FPGA中組合邏輯輸出乘積和的關(guān)鍵。大部分器件使用4輸入LUT，而有些器件提供輸入數(shù)量更大的LUT，以建立更復(fù)雜的功能。LUT由一系列級(jí)聯(lián)復(fù)用器構(gòu)成。 查找表(LUT)結(jié)構(gòu)示意圖復(fù)用器輸入可以被設(shè)置為高或者低邏輯電平。邏輯之所以被稱為查找表，是因?yàn)橥ㄟ^“查找”正確的編程級(jí)來選擇輸出，并根據(jù)LUT輸入信號(hào)通過復(fù)用器將輸出送到正確的地方。LUT本質(zhì)上就是一個(gè)RAM。LE的同步部分來自可編程寄存器，非常靈活，通常由全局器件時(shí)鐘來驅(qū)動(dòng)它，而任何時(shí)鐘域都可以驅(qū)動(dòng)任何LE。寄存器的異步控制信號(hào)，如清位、復(fù)位或者預(yù)設(shè)等，都可以由其他邏輯產(chǎn)生，也可以來自I/O引腳。寄存器輸出通過LE后驅(qū)動(dòng)至器件布線通道，還可以反饋回LUT。可以把寄存器旁路，產(chǎn)生嚴(yán)格的組合邏輯功能，也可以完全旁路LUT，只使用寄存器用于存儲(chǔ)或者同步二這種，靈活的LE輸出級(jí)使其非常適合所有類型的邏輯操作。FPGA LE含有專門的進(jìn)位邏輯和LAB中的寄存器鏈布線，為這些信號(hào)提供最短鏈接。進(jìn)位比特可以來自LAB中的其他LE，也可以來自器件中的其他LAB。產(chǎn)生的進(jìn)位比特可以輸出到其他LE，或者器件互連中。2. 可編程布線FPGA器件中的布線通道看起來簡單，但實(shí)際上提供更多的功能和互連。FPGA布線通道使器件資源能夠與芯片任何地方的所有其他資源進(jìn)行通信。老款的非FPGA器件是無法實(shí)現(xiàn)的。FPGA布線通道可以分成兩類：本地互連及行列互連。本地互連直接連接LE或者LAB中的ALM，鄰近LAB之間進(jìn)行最短連接，稱為直接鏈路。另一類互連是行列互連。這類互連的長度固定，跨過一定數(shù)量的LAB，或者整個(gè)器件。LABI／O可以連接到本地互連，實(shí)現(xiàn)高速本地操作，或者直接連接至行列互連，向芯片的其他部分發(fā)送數(shù)據(jù)。3. 可編程I/OFPGAFO控制功能含在陣列邊沿的模塊中，所有器件資源都可以通過FPGA布線通道使用該功能。FPGA中的I/O模塊通常被稱為I/O單元。除了基本輸入、輸出及雙向信號(hào)，I/O引腳還支持多種I/O標(biāo)準(zhǔn)，包括多種最新的低電壓高速標(biāo)準(zhǔn)。其他特性包括可變電流驅(qū)動(dòng)能力和擺率控制等，以提高電路板級(jí)信號(hào)完整性。上拉電阻形式的片內(nèi)匹配功能有助于減少電路板上的匹配元件數(shù)量。有些器件的I/O單元還含有鉗位二極管，使能后可以用做PCI總線的I/O。根據(jù)設(shè)計(jì)需要，器件中未使用的I/O引腳可以被設(shè)置為開漏或者三態(tài)。4. 嵌入式存儲(chǔ)器RAM現(xiàn)代FPGA器件除了LAB之外還含有特殊的硬件模塊。這些專用資源模塊占用了陣列中一個(gè)或者多個(gè)模塊，通過FPGA布線通道可以訪問這些模塊。這些專用資源通常在器件中以特殊行列模塊的形式進(jìn)行排列。存儲(chǔ)器模塊就是特殊的專用模塊，可以配置為不同類型的存儲(chǔ)器。FPGA存儲(chǔ)器模塊可以配置成單端口或者雙端口RAM，或者可編程ROM，還可以用做移位寄存器或者FIFO緩沖，以替代LAB邏輯。由于FPGA存儲(chǔ)器模塊和器件中的其他結(jié)構(gòu)一樣可以進(jìn)行編程，因此，上電時(shí)能夠以任意存儲(chǔ)器內(nèi)容對(duì)其進(jìn)行初始化。可以初始化為任意存儲(chǔ)器模式，并進(jìn)行測(cè)試，所以，這對(duì)設(shè)計(jì)調(diào)試非常有用。5. 嵌入式乘法器現(xiàn)代FPGA器件中另一類專用資源模塊是嵌入式乘法器。嵌入式乘法器是高性能邏輯模塊，能夠完成乘法、加法和累加操作。它們可以替代LUT邏輯來提高設(shè)計(jì)中的算術(shù)性能。這對(duì)DSP設(shè)計(jì)非常有用。這些I/O結(jié)構(gòu)支持高速協(xié)議，傳送速率達(dá)到每秒百兆位甚至千兆位。較高的傳送速率一般用于通信和網(wǎng)絡(luò)設(shè)備中。6. 時(shí)鐘所有FPGA器件都含有專用時(shí)鐘輸入引腳。這些引腳接收時(shí)鐘信號(hào)，直接連接至芯片中的其他時(shí)鐘控制結(jié)構(gòu)。其他引腳可以用做時(shí)鐘引腳，但信號(hào)需要通過其他邏輯結(jié)構(gòu)。當(dāng)不用做時(shí)鐘時(shí)，時(shí)鐘輸入引腳可以用做標(biāo)準(zhǔn)I/O。時(shí)鐘輸入引腳一般饋入器件中的鎖相環(huán)PLL。 FPGA的設(shè)計(jì)流程FPGA設(shè)計(jì)方法可以總結(jié)為一個(gè)簡單的設(shè)計(jì)流程，Altera的QuartusⅡ軟件是全集成開發(fā)工具，完全支持這一設(shè)計(jì)流程。具體步驟如下。(1)進(jìn)行源文件的編輯和編譯。首先需要將設(shè)計(jì)思路用文本方式或圖形方式表達(dá)出來，進(jìn)行排錯(cuò)編譯，為進(jìn)一步的邏輯綜合做準(zhǔn)備。常用的源程序輸入方式有原理圖輸入方式和文本輸入方式。(2)進(jìn)行邏輯綜合和優(yōu)化。將源文件經(jīng)過一系列的操作，分解成一系列的邏輯電路及對(duì)應(yīng)的關(guān)系，最終獲得門級(jí)電路甚至更底層的電路描述文件，即生成與FPGA基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件。(3)進(jìn)行目標(biāo)器件的布線/適配。在選用的目標(biāo)器件中建立起與網(wǎng)表文件符合的基本邏輯電路的對(duì)應(yīng)關(guān)系。(4)目標(biāo)器件的編程下載。如果編譯、綜合、布線/適配和行為仿真、功能仿真、時(shí)序仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計(jì)的要求，則可以將布線/適配器產(chǎn)生的配置/下載文件下載電纜載入目標(biāo)芯片中。(5)硬件仿真／硬件測(cè)試。將下載好程序的FPGA放在開發(fā)板上進(jìn)行測(cè)試，以驗(yàn)證設(shè)計(jì)。[][]。 完整的FPGA設(shè)計(jì)流程 FPGA實(shí)現(xiàn)DDS的方法目前，用FPGA來實(shí)現(xiàn)DDS有兩種方法[]：基于IIR濾波器的實(shí)現(xiàn)方法、基于查找表(LUT)的實(shí)現(xiàn)方法。其中，采用LUT的方法較為通用，在FPGA設(shè)計(jì)中是較為主流的實(shí)現(xiàn)途徑，這緣于FPGA芯片中都會(huì)有豐富的LUT資源。 基于IIR濾波器的DDS，圖中IIR濾波器是一個(gè)全極點(diǎn)濾波器。 利用IIR濾波器產(chǎn)生正弦波該濾波器輸出與輸入之間的關(guān)系可表示為： （21）在z域可表示為： （22）從而其傳遞函數(shù)可表示為：（23）上式中，p1和p2是該濾波器的極點(diǎn)，且滿足， 。經(jīng)過計(jì)算，可以知道： （24）因?yàn)閎是實(shí)數(shù)，所以p1和p2是復(fù)共軛，上式可以變?yōu)椋? （25）顯然，兩個(gè)極點(diǎn)都是1，而且必然落在單位園上。從頻率角度來描述極點(diǎn)是： （26）對(duì)比式（25）和式（26），可以得出： （27）上面二式中，fs是抽樣頻率。假設(shè) f = fs / 8 ,代入式（27）中，可以得出 ，因此 。此時(shí)。 時(shí)IIR濾波器的幅度頻譜 時(shí)IIR濾波器的沖激響應(yīng)，根據(jù)正弦信號(hào)頻譜特性，輸出信號(hào)的頻率為。，可以清楚地看出來，這時(shí)的輸出信號(hào)是一個(gè)正弦波。 基于查表法（LUT）的DDS一個(gè)典型的基于查表法（LUT）的DDS系統(tǒng)核心部分由相位累加器和波形存儲(chǔ)器兩部分構(gòu)成[]?；诓楸矸ǎ↙UT）。，相位累加器的位寬為 n bit，步進(jìn)值為K，波形存儲(chǔ)器的深度N為2n，寬度為L bit。LUT中依相位順序存儲(chǔ)一個(gè)周期的波形數(shù)據(jù)。波形存儲(chǔ)器相位累加器 n n L 基于DDS硬件結(jié)構(gòu)假定相位累加器的位寬為4bit，那么LUT深度N為16。 相位累加器位寬為4bit時(shí)LUT存儲(chǔ)的數(shù)據(jù)地址數(shù)據(jù)0000sin(0)0001sin(2π/16)0011sin(2π2/16)……1111sin(2π15/16) 相位累加器位寬為4bit時(shí)LUT地址與存儲(chǔ)數(shù)據(jù)的對(duì)應(yīng)關(guān)系利用Matlab可生成所需存儲(chǔ)的數(shù)據(jù)。首先根據(jù)LUT的寬度L確定量化因子，然后根據(jù)LUT的深度產(chǎn)生一個(gè)周期的波形數(shù)據(jù)，最后通過floor函數(shù)完成浮點(diǎn)到定點(diǎn)數(shù)據(jù)的轉(zhuǎn)換。相位累加器的步進(jìn)值K決定了DDS的輸出頻率。K與LUT的深度N、輸出頻率 fd 、抽樣頻率 fs 滿足式()所示的關(guān)系式。 (28a) (28b)由式(28)可知，fs / N 即為頻率分辨率。根據(jù)抽樣定理，可以得出，輸出頻率的最大值為 fs / 2 。K又可稱為頻率控制字，改變K即可改變輸出頻率。，左半部分對(duì)應(yīng)的頻率控制字小于右半部分對(duì)應(yīng)的頻率控制字，從而導(dǎo)致右半部分相位累加器輸出波形較為“陡峭”(斜率大)，LUT輸出頻率高。這是因?yàn)镵增大，使得系統(tǒng)可以在較短時(shí)間內(nèi)讀完LUT中的所有數(shù)據(jù)(一個(gè)周期的波形)。 相位累加器輸出波形 相位累加器輸出波形LUT輸出波形 LUT輸出波形 頻率控制字K對(duì)相位累加器和LUT輸出波形的影響根據(jù)式(28)，在LUT深度N為256且采樣頻率 fs 為100MHz的情況下，若要求輸出頻率 fd 為25MHz，則頻率控制字K為64。由于LUT的地址位寬為8bit(這取決于LUT的深度)，那么采用8bit表示整型數(shù)據(jù)64是沒有問題的。但是，如果要求輸出頻率為24MHz，而8bit只可用來表示數(shù)據(jù)的整數(shù)部分，如果以61近似，顯然這造成了誤差。為此，可將頻率控制字K的位寬擴(kuò)大，使其由兩部分即整數(shù)部分和小數(shù)部分構(gòu)成。 n+b K n+b n 地址 +D 細(xì)化的相位累加器，相位累加器的步進(jìn)值K的位寬為(n+b)bit，由n bit整數(shù)部分和 b bit小數(shù)部分構(gòu)成，輸出選取其中的高n bit部分即整數(shù)部分作為LUT的地址。仍以前述為例，假定此時(shí)相位累加器的步進(jìn)值位寬為12bit，其中，整數(shù)部分為8bit，小數(shù)部分為4bit，從而，，誤差有了明顯的減小。 K n+b n L相位累加器LUT 細(xì)化后的DDS整體結(jié)構(gòu)在大多數(shù)應(yīng)用場合，需要輸出正交的正、余弦信號(hào)，外加兩個(gè)具有不同起始地址的相位累加器共同完成此需求。 地址 sin 地址 cos相位累加器［起始地址→sin(π/2)］相位累加器［起始地址→sin(0)］LUT 產(chǎn)生正交的正、余弦信號(hào)的DDS整體結(jié)構(gòu)。第一個(gè)相位累加器的起始地址保持不變?nèi)詾?，而第二個(gè)相位累加器的起始地址則指向了sin(π/2)所對(duì)