【文章內(nèi)容簡介】 ）、 GAL（ Generic Array Logic，通用陣列邏輯）到 FPGA、 ispLSI（ in system programmable large scale integration，在系統(tǒng)可編程大規(guī)模集成電路）等高密度 PLD 的發(fā)展過程。與中小規(guī)模通用型集成電路相比，用 PLD實現(xiàn)數(shù)字系統(tǒng)，有集成度高、速度快、功耗低、可靠性高等優(yōu)點。與 10 大規(guī)模專用集成電路相比，用 PLD 實現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險、修改邏輯設(shè)計方便、小批量生產(chǎn)成本低等優(yōu)勢。PLD 是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)， PLD 能完成任何數(shù)字器件的功能。 FPGA 是 20 世紀 80 年代中期，美國 Altera 公司推出的一種現(xiàn)場可編程門陣列，其結(jié)構(gòu)主要分為三部分：可編程邏輯單元、可編程輸入輸出單元和可編程連線部分。 FPGA 器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機存取存儲器工藝，設(shè)計靈活，集成度高，可利用 計算機輔助設(shè)計，繪出實現(xiàn)用戶邏輯原理圖、邏輯布爾方程或用硬件描述語言等方式設(shè)計輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動布局布線、模擬仿真的過程；最后生成配置 FPGA 器件的數(shù)據(jù)文件，對 FPGA 器件初始化。這樣實現(xiàn)了滿足用戶要求的專用集成電路，真正達到了用戶自行設(shè)計、自行研制和自行生產(chǎn)集成電路的目的。由此設(shè)計的 DDS 電路簡單 ,性能穩(wěn)定 , 也基本能滿足絕大多數(shù)通信系統(tǒng)的使用要求。 概括來說， FPGA 器件具有下列優(yōu)點：高密度、高效率、系列化、標準化、小型化、多功能、低功耗、低成本、設(shè)計靈活方便，可縮短研制周期，可無限次反 復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證。基于上述的優(yōu)點，本設(shè)計采用 FPGA 芯片作為平臺，這樣可以把整個系統(tǒng)下載到一塊芯片之中，實現(xiàn)了所謂的片上系統(tǒng)，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。 11 、硬件描述語言（ HDL） 硬件描述語言（ HDL）是相對于一般的計算機軟件語言如 C、Pascal 而言的。 HDL 是用于設(shè)計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能，電路結(jié)構(gòu)和連接方式。 HDL 具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面，表現(xiàn)了強大的生命力和應(yīng)用潛力。用 HDL 進行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。 就 FPGA/CPLD 開發(fā)來說，比較常用和流行的 HDL 主要有VHDL， Verilog HDL， ABEL， AHDL， System Verilog 和 Systern C。有專家認為，在新的世紀中， VHDL 與 Verilog HDL 語言將承擔起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 、 VHDL 簡介 VHDL 語言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language，即超高速集成電路硬件描述語言，是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級 三個不同層次的設(shè)計，因此在實際應(yīng)用中越來越廣泛。 HDL 發(fā)展的技術(shù)源頭是：在 HDL 形成發(fā)展之前，已有了許多程序設(shè)計語言，如匯編、 C、 Pascal、 Fortran、 Prolog 等。這些語言運行在不同硬件平臺和不同的操作環(huán)境中，它們適合于描述過 12 程和算法，不適合作硬件描述。 CAD 的出現(xiàn)，使人們可以利用計算機進行建筑、服裝等行業(yè)的輔助設(shè)計，電子輔助設(shè)計也同步發(fā)展起來。在從 CAD 工具到 EDA 工具的進化過程中，電子設(shè)計工具的人機界面能力越來越高。在利用 EDA 工具進行電子設(shè)計時，邏輯圖、分立電子原件作為整個越來越復(fù)雜的電子 系統(tǒng)的設(shè)計已不適應(yīng)。 、 VHDL 的主要特點 作為硬件描述語言的第一個國際標準， VHDL 具有很強的可移植性： 1】 具有豐富的模擬仿真語句和庫函數(shù)，隨時可對設(shè)計進行仿真模擬，因而能將設(shè)計中邏輯上的錯誤消滅在組裝之前，在大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性； 2】 設(shè)計層次較高，用于較復(fù)雜的計算時能盡早發(fā)現(xiàn)存在的問題，從而縮短設(shè)計周期； 3】 VHDL 的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換；支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用； 4】 對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并 自動地把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表； 、 VHDL 語言的優(yōu)勢 常用的硬件描述性語言有 VHDL、 Verilog 和 ABEL 語言。 VHDL語言起源于美國國防部的 VHSIC， VHDL 是一種高級描述語言，適 13 用于行為級和 RTL 級的描述相對與 Verilog 語言和 ABEL 語言這些較低一級的適合描述門級電路的描述性語言而言，其具有以下的優(yōu)點： 設(shè)計方法靈活、支持廣泛 VHDL 語言可以支持自頂至下（ Top— Down）和基于庫（ Library— Based）的設(shè)計方法，而且還支持同步電路、異步電路、 FPGA 以及其他隨機 電路的設(shè)計。 系統(tǒng)硬件描述能力強 VHDL 語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的框圖直到門級電路。另外，高層次的行為描述可以與低層次的 RTL描述和結(jié)構(gòu)描述混合使用。 VHDL 語言描述與工藝不發(fā)生關(guān)系 在用 VHDL 語言設(shè)計系統(tǒng)硬件時，沒有嵌入工藝信息。采用VHDL 語言的設(shè)計，當門級或門級以上層次的描述通過仿真檢驗以后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝（如 MOS、 CMOS 等）。這樣，在工藝變更時，只要改變相應(yīng)的映射工具就行了。 VHDL 語言標準、規(guī)范，易于共享和復(fù)用 由于 VHDL 語言已 成為一種 IEEE 的工業(yè)標準，這樣，設(shè)計成果便于復(fù)用和交流，反過來也更進一步推動 VHDL 語言的推廣及完善。 基于上述的特點，可知 VHDL 語言可讀性好，又能被計算機識別。 VHDL 語言中設(shè)計實體、程序包、設(shè)計庫，為設(shè)計人員重復(fù)利用已有 的設(shè) 計提 供了 諸多 技術(shù) 手段 ?？?重復(fù) 利用 他人的 IP 14 （ Intelligence Property）模塊和軟核（ Soft Core）也是 VHDL 的另一特色，許多設(shè)計不必每次都從頭再來，只要在更高層次上把 IP 模塊組合起來，就能達到事半功倍的效果。因此本設(shè)計采用 VHDL 語言設(shè)計一個完善的 HDB3 碼編、譯碼器。 、軟件開發(fā)工具 Altera 公司開發(fā)的 MaxplusⅡ 和 Quartus Ⅱ都是曾經(jīng)最優(yōu)秀的PLD 開發(fā)平臺之一，適合開發(fā)早期的中小規(guī)模 PLD/FPGA，使用者眾多。目前 Altera 已經(jīng)停止開發(fā) MaxplusⅡ，而轉(zhuǎn)向 Quartus Ⅱ軟件平臺。 Xilinx 公司開發(fā)的 Foundation 和 ISE 是 Xilinx 公司上一代的 PLD開發(fā)軟件，目前 Xilinx 公司已經(jīng)停止開發(fā) Foundation，轉(zhuǎn)向 ISE 軟件平臺，現(xiàn)在的 ISE 是公司目前主體的 PLD/FPGA 開發(fā)軟件。 Lattice 公司開發(fā)