【文章內(nèi)容簡介】 FPGA/現(xiàn)場可編程門陣列 Complex Programmable logic DeviceCPLD 在 EDA 電子設(shè)計自動化 基礎(chǔ)上的廣泛應(yīng)用 . 從本質(zhì)上說 , 新的電子系統(tǒng)運轉(zhuǎn)的物理機制又歸回到原來的純數(shù)字電路結(jié)構(gòu) ,但在更高層次上容納了過去數(shù)字技術(shù)的優(yōu)秀部分 ,揚棄了 MCU 系統(tǒng)的應(yīng)用模式 ,卻包括了 MCU的內(nèi)部資源，使電子設(shè)計的技術(shù)操作和系統(tǒng)構(gòu)成的整體發(fā)生質(zhì)的飛躍，是一種更高層次的循環(huán) ，如果說 MCU 在邏輯的實現(xiàn)上是無限的話，那么 CPLD/FPGA 不但包括了 MCU 這一特點 且可觸及硅片電路線度的物理極限 并兼有串并行工作方式 高速 高可靠性以及寬口徑實用性等多方面的特點，不僅如此，隨著 EDA 技術(shù)的發(fā)展和 FPGA 在深亞微米領(lǐng)域的進軍。它們與MCU MPU DSP A/D D/A RAM 和 ROM 等獨立器件間的物理與功能界限已日趨模糊 特別是軟 /硬 IP 芯核 Intelligence Property 產(chǎn)業(yè)的迅猛發(fā)展 嵌人式通用及標準 FPGA 器件很快就會出現(xiàn)片上系統(tǒng) SOC 也已近在咫尺 CPLD/FPGA 以其不可替代的地位及伴隨而來的極具知識經(jīng)濟特征的 IP 芯核產(chǎn)業(yè)的崛起 正越來越受到電子技術(shù)工程師的密切關(guān)注 EDA 打破了軟硬件之間最后的屏障 使軟硬件工程師們有了真正的共同語言 使目前一切仍處于計算機輔助性設(shè)計 CAD 和規(guī)劃的電子設(shè)計活動產(chǎn)生了實在的設(shè)計實體 電子設(shè)計專家指出 基于 EDA 的 CPLD/FPGA 的應(yīng)用和技術(shù)推廣是我國未來電子設(shè)計技術(shù)發(fā)展的主流 而基于 EDA 的 IP 芯核產(chǎn)業(yè)的推動應(yīng)是我國在新世紀知識經(jīng)濟發(fā)展的重要切入點之一 [12]。 無論怎樣的問題和障礙， FPGA 的應(yīng)用熱潮正逐步形成隨著 FPGA 集成水平的進一步提高芯核產(chǎn)業(yè)的進一步擴大，可以相信用不了多久大部分的電子設(shè)計領(lǐng)域 MCU 、 MPU、 DSP 或 AD/A 和 RAM 等必將以各種軟硬核的形式 FPGA 實現(xiàn)真正的單片系統(tǒng)。 8 3 基于 FPGA 設(shè)計的硬件描述語言 VHDL VHDL 語言簡介 目前數(shù)字系統(tǒng)的設(shè)計可以直接面向用戶需求 ,根據(jù)系統(tǒng)的行為和功能要求 ,自上而 下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗證 ,直到生成器件 ,實現(xiàn)電子設(shè)計自動化。其中電子設(shè)計自動化 EDA (即 Electronic Design Automation)的關(guān)鍵技術(shù)之一就是可以用硬件描述語言 (HDL)來描述硬件電路。 VHDL(VHSIC Hardware Description Language)是用來描述從抽象到具體級別硬件的工業(yè)標準語言 ,它是由美國國防部在 20 世紀 80 年代開發(fā)的 HDL ,現(xiàn)在已成為 IEEE 承認的標準硬件描述語言。 VHDL 支持硬件的設(shè)計、驗證、綜合和測試 ,以及硬件設(shè)計數(shù)據(jù)的交換、維護、修改和硬件的實現(xiàn) ,具有描述能力強、生命周期長、支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用等優(yōu)點 [13]。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為和功能 ,其程序結(jié)構(gòu)特點是將一個電路模塊或一個系統(tǒng)分成端口和內(nèi)部功能算法實現(xiàn)兩部分。對于一個電路模塊或者數(shù)字系統(tǒng)而言 ,定義了外部端口后 ,一旦內(nèi)部功能算法完成后 ,其他系統(tǒng)可以直接依據(jù)外部端口調(diào)用該電路模塊或數(shù)字系統(tǒng) ,而不必知道其內(nèi)部結(jié)構(gòu)和算法。 VHDL 的特點使得電子系統(tǒng)新的設(shè)計方法 —— “ 自頂向下 ” 設(shè)計方法更加容易實 現(xiàn) [14]?？梢韵葘φ麄€系統(tǒng)進行方案設(shè)計 ,按功能劃分成若干單元模塊 ,然后對每個單元模塊進一步細分 ,直到簡單實現(xiàn)的單元電路。 VHDL 語言的特點 VHDL 語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，其具有以下特點： （ 1）作為 HDL 的第一個國際標準， VHDL 具有很強的可移植性； （ 2）具有豐富的模擬仿真語句和庫函數(shù)； （ 3） VHDL 有良好的可讀性，接近高級語言，容易理解； （ 4）系統(tǒng)設(shè)計與硬件結(jié)構(gòu)無關(guān)； （ 5）支持模塊化設(shè)計； （ 6）用 VHDL 完成的一個確定設(shè)計，可以利用 EDA 工具自動地把 VHDL 描述轉(zhuǎn)變成門電路級網(wǎng)表文件。 VHDL 語言的優(yōu)點 與其他硬件描述語言相比， VHDL 語言有如下優(yōu)越之處 [15]： （ 1） VHDL 語言支持自上而下（ Top Down）和基于庫（ LibraryBase ）的設(shè) 9 計方法，還支持同步電路、異步電路、 FPGA 以及其他隨機電路的設(shè)計； （ 2） VHDL 語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路，其高層次的行為描述可以與低層次的 RTL 描述和結(jié)構(gòu)描述混合使用，還可以自定 義數(shù)據(jù) 類型，給編程人員帶來較大的自由和方便； （ 3） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必關(guān)心最終設(shè)計實現(xiàn)的目標器件是什么； （ 4） VHDL 具有電路仿真與驗證功能，可以保證設(shè)計的正確性，用戶甚至不必編寫如何測試相量便可以進行源代碼級的調(diào)試，而且設(shè)計者可以非常方便地比較各種方案之間的可行性及其優(yōu)劣，不需做任何實際的電路實驗； （ 5） VHDL 語言可以與工藝無關(guān)編程； （ 6） VHDL 語言標準、規(guī)范，易于共享和復(fù)用。 VHDL 語言的基本結(jié)構(gòu) VHDL 有五大元素組成 ,即實體、結(jié)構(gòu)體、配置、程序包和庫 [16]。具體說明如下： （ 1）實體（ ENTITY） 程序是設(shè)計的基本模塊和初級單元 ,在分層設(shè)計中 ,頂層有頂層實體 ,含在頂層實體中的較低層的描述為底層實體 .配置把頂層實體和底層實體連接起來 .實體說明語句僅對本實體與外部電路接口進行描述 . （ 2）結(jié)構(gòu)體（ ARCHITECTURE） 結(jié)構(gòu)體也叫構(gòu)造體 ,描述了實體的結(jié)構(gòu)、行為、元件及內(nèi)部連接關(guān)系，也就是說它定義了設(shè)計實體的功能，規(guī)定了設(shè)計實體的數(shù)據(jù)流程，制定了實體內(nèi)部元件的連接關(guān)系。 （ 3）配置（ CONFIGURATION） 配制用于將元件實例與實體 結(jié)構(gòu)成對綁定，決定了哪個結(jié)構(gòu)體于實體關(guān)聯(lián)。 （ 4）程序包（ PACKAGE） 程序包是經(jīng)常使用的數(shù)據(jù)類型和子程序的集合，可以認為是 VHDL 的工具箱 ,主要對程序包中的常量、數(shù)據(jù)類型和子程序進行格式描述，類似于 C 語言中的頭文件。 （ 5）庫（ LIBRARY） 庫具體對程序包聲明的數(shù)據(jù)類型和子程序進行功能說明。 10 VHDL 語言的應(yīng)用 硬件描述語言已成為當(dāng)今以及未來電子設(shè)計自動化 (EDA)解決方案的核心，特別是對于深亞微米復(fù)雜數(shù)字系統(tǒng)的設(shè)計，硬件描述語言具有獨特的作用 。 VHDL 在數(shù)字電子電路的設(shè)計中具有硬件描述能力強、設(shè)計方法靈活等優(yōu)點 [17]。 利用硬件描述語言 VHDL，數(shù)字電路系統(tǒng)可從系統(tǒng)行為級、寄存器傳輸級和門級三個不同層次進行設(shè)計，即上層到下層（從抽象到具體）逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計自動化（ EDA）工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接著，再用專用集成電路 (ASIC)或現(xiàn)場可編程門陣列 (FPGA)自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電 路布線結(jié)構(gòu)。目前，這種高層次設(shè)計 (highleveldesign)的方法已被廣泛采用。據(jù)統(tǒng)計，目前在美國硅谷約有 90%以上的 ASIC 和 FPGA 采用硬件描述語言進行設(shè)計。 VHDL 的應(yīng)用已成為當(dāng)今以及未來 EDA 解決方案的核心，而且是復(fù)雜數(shù)字系統(tǒng)設(shè)計的核心 [18]。 11 4 系統(tǒng)設(shè)計方案的研究 系統(tǒng)功能需求分析 本系統(tǒng)主要集中在以 FPGA 以核心外圍擴展設(shè)計，整個電路主要電子鎖具的組成框圖是以可編程邏輯器件（ FPGA）為核心，配以相應(yīng)硬件電路，完成密碼的設(shè)置、存貯、識別和顯示、 驅(qū)動電磁執(zhí)行器并檢測其驅(qū)動電流值，報警等功能。 FPGA 接收鍵入的代碼，并與存貯在閃存中的密碼進行比較，如果密碼正確，則驅(qū)動電磁執(zhí)行器開鎖；如果密碼不正確，則允許操作人員重新輸入密碼，最多可輸入三次；如果三次都不正確，則通過 FPGA 產(chǎn)生報警， FPGA 將每次開鎖操作和此時電磁執(zhí)行器的驅(qū)動電流值作為狀態(tài)信息發(fā)送給監(jiān)控器，同時將接收來自接口的報警信息也發(fā)送給監(jiān)控器。 系統(tǒng)實現(xiàn)方案的論證比較 方案一 ：采樣 臺灣凌陽科技有限公司推出的以凌陽自主研發(fā)的 SPCE061A 芯片為主控芯片，用一條下載線連接到計算機就 可以實現(xiàn)在線仿真、在線調(diào)試、在線下載，低廉的價格保證了系統(tǒng)可靠開發(fā)；此外， 61 板具有 SOC 概念、 DSP 功能和語音特色，為電子密碼鎖的語音報警提供了方便，但是基于單片機設(shè)計的密碼鎖外圍電路比較復(fù)雜，系統(tǒng)可靠性差，密碼的數(shù)量少，尤其是系統(tǒng)的程序不夠穩(wěn)定，功率較大，需要專門的電源供電，所以不采用這個方案。 方案二 ：設(shè)計一種基于 FPGA 的電子密碼鎖的設(shè)計，用 FPGA 設(shè)計的系統(tǒng)已經(jīng)是現(xiàn)代生活中經(jīng)常用到的工具之一，通過鍵盤輸入密碼，用 FPGA 作為主控芯片，用數(shù)碼管顯示輸入的數(shù)字，如果出現(xiàn)錯誤便通過報警電路發(fā)出報警，主控芯片又可分為按鍵處理部分、控制部分和譯碼顯示部分用電子密碼鎖代替?zhèn)鹘y(tǒng)的機械式密碼鎖。由于采用的是可編程邏輯器件 FPGA，使得系統(tǒng)有相當(dāng)大的靈活性，隨時可以進行硬件升級、擴展。而且系統(tǒng)設(shè)計完善以后還可以將主控的 FPGA 固化成一片 ASIC，那么這塊 ASIC 就可以作為專用的數(shù)字密碼鎖芯片。 方案的論證比較 在實際應(yīng)用中 , 由于程序容易跑飛 , 系統(tǒng)的可靠性能較差，而基于 FPGA 設(shè)計的電子密碼鎖克 服了基于單片機設(shè)計密碼鎖的缺點?；谏鲜霰容^以上兩種方案，根據(jù)系統(tǒng)設(shè)計要求，采用方案二。 系統(tǒng)方案的總體設(shè)計 系統(tǒng)原理框圖 本系統(tǒng)由主控芯片（ FPGA）、鍵盤、顯示電路、報警電路和開 /關(guān)門電路組成，而主控芯片又可分為按鍵處理部分、控制部分和譯碼顯示部分。系統(tǒng)原理框圖如圖 12 所示： 總體設(shè)計原理 實現(xiàn)系統(tǒng)大量邏輯電路的集成，在設(shè)計中使用了現(xiàn)場可編程邏輯門 陣列器件（ FPGA）。 FPGA 主要實現(xiàn)以下邏輯功能：鍵盤處理、數(shù)碼顯示、設(shè)置密碼、解碼開門以及報警等控制功能。 本系統(tǒng)有 13 個按鍵，包括 0～ 9 共 10 個數(shù)字鍵和 1 個確認鍵， 1 個警報復(fù)位鍵，1 個清 0 鍵。輸入正確密碼后，按確認鍵即可開門，在門開的狀態(tài)下，第一次輸入新密碼后再確認密碼可設(shè)置密碼，輸入的密碼在八位數(shù)碼管上顯示，最后輸入的數(shù)字顯示在最右邊，每輸入一位數(shù)字，密碼在數(shù)碼管上的顯示左移一位。高位的零不用輸入，因此密碼可以為 1～ 8 位。初始密碼為 0，即上電后，按確認鍵即可開門。門開后可通過鎖門按鈕關(guān)門，門關(guān) 上后要再次輸入密碼才能開門。在輸入密碼的過程中，當(dāng)用戶鍵入錯誤密碼時，系統(tǒng)就會報警，由揚聲器發(fā)出報警聲，當(dāng)連續(xù)三次出現(xiàn)密碼錯誤時，則系統(tǒng)會長時間報警不止，這時必須按警報復(fù)位鍵方可停止。 FPGA 主控部分 譯碼顯示 按鍵處理 鍵盤 顯示 開 /關(guān)門電路 報警電路 圖 系統(tǒng)框圖 13 5 系統(tǒng)硬件設(shè)計 系統(tǒng)的硬件模塊實現(xiàn) 整個電子密碼鎖系統(tǒng)可劃分為鍵盤掃描、獲取鍵值、數(shù)碼顯示、設(shè)置密碼和解碼開門等五個子模塊。通過 FPGA 的處理，從而實現(xiàn)基于 FPGA 的電子密碼鎖的設(shè)計，系統(tǒng)實現(xiàn)框圖如圖 所示。 基于 FPGA 的設(shè)計 主控芯片 EPF10K10LC844 的介紹 FPGA 器件選擇 Altera 公司 FLEX10K10 系列的 EPF10K10LC844 芯片。FLEX10K 器件是工業(yè)界第一個嵌入式的 PLD(可編程邏輯器件 ),由于其具有高密度、低成本、低功率等特點 ,成為當(dāng)今 Altera PLD 中應(yīng)用廣泛的器件系列 [19]。 FLEX10K器件主要由 EAB(嵌入式陣列塊 )、 LAB(邏輯陣列塊 )、快速 通道線和 I/O 單元 4 部分組成。設(shè)計輸入 (圖形或 VHDL(甚高速集成電路硬件描述語言 )等 )經(jīng)過編譯后產(chǎn)生的數(shù)據(jù)格式 (網(wǎng)表 ),大多配置到 LAB 中。在很多時候 ,為了提高設(shè)計效率、減少 LAB 的占用等 ,希望將設(shè)計配置到 EAB 中。要將設(shè)計配置到 EAB 中是一個較為復(fù)雜的過程 ,在這個過程中必須遵守一定的規(guī)則 ,同時 ,又要對設(shè)計的狀態(tài)、輸入、輸出 [20]。 該芯片集成有 1 萬個等效邏輯門，含有 572 個邏輯單元（ LEs）、 72 個邏輯陣列塊（ LABs）、 3 個嵌入式陣列塊（ EAB s），并具有 720 個片內(nèi)寄存器，可以在不占用內(nèi) 部資源的條件下實現(xiàn) 6144 bit 的片內(nèi)存儲器；內(nèi)部模塊間采用高速、延時可