【導(dǎo)讀】本設(shè)計(jì)是以DDS芯片CycloneⅡ：EP2C5T144C8為頻率合。成器的函數(shù)信號(hào)發(fā)生器。本文分析了DDS的設(shè)計(jì)原理，基于VHDL語(yǔ)。芯片的設(shè)計(jì)，詳細(xì)闡述了基于VHDL編程的DDS設(shè)計(jì)方法步驟。個(gè)模塊與系統(tǒng)的時(shí)序仿真。由于FPGA的可編程性,使得修改和優(yōu)化。DDS的功能非?？旖?。直接數(shù)字頻率合成(DirectDigital. 轉(zhuǎn)換器轉(zhuǎn)換成模擬量形式的信號(hào)合成技術(shù)。目前在高頻領(lǐng)域中,利用。FPGA來設(shè)計(jì)符合自己需要的DDS系統(tǒng)就是一個(gè)很好的解決方法。多個(gè)）合乎質(zhì)量要求的所需頻率的技術(shù)。在通信、雷達(dá)、導(dǎo)航、電子。偵察、干擾等眾多領(lǐng)域都有應(yīng)用。同傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有極高的頻率分辨率、

　　

【正文】 DIF 的格式的文件作為設(shè)計(jì)輸入，并支持這些文件的任意混合設(shè)計(jì)：具有門級(jí)仿真器，可進(jìn)行功能仿真和時(shí)序仿真，能夠產(chǎn)生精確的仿真結(jié)果。 在 Quartus Ⅱ中完成 了源文件的編程，系統(tǒng)的編譯、綜合、適配之后，下一步就是進(jìn)行功能仿真和時(shí)序仿真。功能仿真只驗(yàn)證系統(tǒng)設(shè)計(jì)的功能關(guān)系，與實(shí)際信號(hào)的延時(shí)無關(guān)。時(shí)序仿真是接近真實(shí)器件運(yùn)行的仿真，仿真過程中已將器件特性考慮進(jìn)去了，因而仿真精度相當(dāng)高。 25 、 Quartus Ⅱ軟件簡(jiǎn)介 Quartus Ⅱ軟件是美國(guó) Altera 公司為 SOPC（ System on a Programmable Chip，系統(tǒng)級(jí)可編程芯片）提供最全面的設(shè)計(jì)平臺(tái)。比起其他的編譯軟件，它具有以下的優(yōu)點(diǎn)： 1】 開放的界面 Quartus Ⅱ軟件可與其他 EDA 廠家 的設(shè)計(jì)輸入、綜合、驗(yàn)證工具相連接。設(shè)計(jì)人員可使用 Quartus Ⅱ編譯器（ Compiler）對(duì) ALTERA的器件進(jìn)行編譯，然后使用 ALTERA 或其他標(biāo)準(zhǔn) EDA 驗(yàn)證工具進(jìn)行驗(yàn)證。目前， Quartus Ⅱ支持 Cadence、 Exemplarlogic、 Mentor Graphics、Synopsys、 Synplicity、 Viewlogic 等公司的 EDA 工具接口。 2】 與結(jié)構(gòu)無關(guān) Quartus Ⅱ系統(tǒng)的核心 —— 編譯器（ Compiler）支持 ALTERA公司的 FLEX10K， FLEX8000， FLEX6000， MAX9000， MAX7000，MAX5000 和 Classic 等可編程邏輯器件系列，處理 MaxplusⅡ以外唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 Quartus Ⅱ的編譯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能，使設(shè)計(jì)人員能比較容易地將其設(shè)計(jì)集成到可編程邏輯器件中。 3】 多平臺(tái) Quartus Ⅱ軟件可在多種 PC 機(jī)和工作站的操作系統(tǒng)中運(yùn)行。 4】 完全集成化 Quartus Ⅱ的設(shè)計(jì)輸入、處理、驗(yàn)證、器件編程等功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，可以使用戶進(jìn)行動(dòng)態(tài)調(diào)試，加快開發(fā)進(jìn)程。 26 5】 豐富的設(shè)計(jì)庫(kù) Quartus Ⅱ提供豐富的庫(kù) 單元供設(shè)計(jì)者使用，其中包括 74 系列的全部器件和多種特殊的邏輯宏功能（ Macro— Function）以及新型的參數(shù) —— 化兆功能（ Mega— Function）。 6】 接受高級(jí)描述語(yǔ)言 Quartus Ⅱ接受多種硬件描述語(yǔ)言，包括 VHDL、 AHDL、 C、C++等語(yǔ)言。 7】 良好的人機(jī)界面 Quartus Ⅱ具有比 MaxplusⅡ更加人性化的人機(jī)界面，方便工程人員的操作，基于上述特點(diǎn)，本文采用 Quartus Ⅱ軟件對(duì) DDS 頻率合成器仿真驗(yàn)證。 、用 Quartus Ⅱ的仿真步驟和圖像 主要步驟： 第一步：建立工程 27 第二步：建立 VHDL 文件 第三步：寫入 VHDL 文件 第四步：建立模塊文件 第五步：連接各模塊形成總體原理圖 28 第六步：編譯做好的文件 第七步：建立波形文件 第八步：設(shè)置好條件值 29 第九步：仿真 DDS 仿真波形，離散化地采樣出頻率數(shù)據(jù)，輸出波形的差異。 、注意事項(xiàng) 在實(shí)際設(shè)計(jì)中，為了提高波形的精度， N 值應(yīng)該比較大，即波 30 形 ROM 中存儲(chǔ)的點(diǎn)數(shù)較多。另一方面，為了提高頻率分辨率，實(shí)現(xiàn)大范圍的頻率變化，頻率控制字 M 的位數(shù)、相位累加器的位數(shù)也比較大 。波形 ROM 中存儲(chǔ)的點(diǎn)數(shù)、相位累加器的位數(shù)都與 D/A 轉(zhuǎn)換器的性能相關(guān)。在確定具體參數(shù)時(shí)應(yīng)根據(jù)相位分辨率不低于幅度分辨率的原則來考慮。 經(jīng)過 D/A 轉(zhuǎn)換器輸出的是階梯狀的波形，除了主頻 f0 外，還包含諧波分量 Fclk， 2Fclk， …… 。因此，為了取出主頻，還需在 D/A轉(zhuǎn)換器的輸出端設(shè)置一個(gè)截止頻率為 Fclk/2 的低通濾波器。 第五章 結(jié)束語(yǔ) 、總結(jié) 通過對(duì)本設(shè)計(jì) — 基于 FPGA 的 DDS 頻率合成器的設(shè)計(jì)的學(xué)習(xí)和研究，讓我對(duì)硬件系統(tǒng)有了更深入的理解，擴(kuò)展了很多的知識(shí)。做這個(gè)設(shè)計(jì)包含了很多的知識(shí)和內(nèi)容，如 EDA、 FPGA、 VHDL、 Quartus Ⅱ、 Word、百度等知識(shí)，讓我受益匪淺。 在做之前，感覺好難，什么都不懂， Quartus Ⅱ的相關(guān)知識(shí)都不知道。在同學(xué)的指導(dǎo)下，我開始了工作。首先研究怎么安裝此軟件；然后翻閱相關(guān)書籍、參考百度知識(shí)、詢問懂的同學(xué)，讓自己更進(jìn)一步了解了這個(gè)軟件；然后問同學(xué)，翻閱書籍，網(wǎng)上查找資料，決定好題目，做出前面的步驟；最后卡在了編譯、改錯(cuò)這個(gè)地方，然后請(qǐng)同學(xué)幫忙，改好程序，編譯成功，仿真出波形。 31 在做論文的過程中，也遇到了很多問題，對(duì)原理的學(xué)習(xí)、對(duì) VHDL語(yǔ)言的學(xué)習(xí)、對(duì) Quartus Ⅱ的學(xué)習(xí)、對(duì) word 的深入使用等都困難重重，我深刻的領(lǐng)悟到理論和實(shí)際的差距，也深刻地了解到我們所學(xué)知識(shí)和現(xiàn)實(shí)工程的差距，要想做到理論聯(lián)系實(shí)際還真的不容易。 應(yīng)該說，本次設(shè)計(jì)都是在別人的幫助下完成的，尤其是翁祥輝，找過他很多次，也知道他很忙，但是他最懂這個(gè)，沒辦法，就找他幫忙修改，找錯(cuò)誤。像孫建東他們，更是忙人，都不敢找，怕他們沒時(shí)間，所以就一直賴著翁祥輝，讓他幫到底。最后，終于弄出成果，寫出這份報(bào)告。通過這種設(shè)計(jì)仿真，我認(rèn)識(shí)到我的專業(yè)知識(shí)還很匱乏，雖然說以后不想從事本專業(yè)的工作，雖然說好多理論知識(shí)聽不懂， 但是我感覺自己學(xué)習(xí)這些實(shí)際動(dòng)手操作的東西還是挺感興趣的。我會(huì)更加努力，在以后的學(xué)習(xí)、生活、工作中，盡自己最大的努力去了解我們專業(yè)的理論知識(shí)，盡量的多動(dòng)手、動(dòng)腦，至少要讓自己的四年大學(xué)時(shí)光沒有白白浪費(fèi)，至少我可以拓寬自己的視野，應(yīng)用于以后的生活、工作中。 、參考文獻(xiàn) 【 1】 譚會(huì)生、張昌凡編著，《 EDA 技術(shù)及應(yīng)用》第三版，西安電子科技大學(xué)出版社出版 【 2】 潘松、黃繼業(yè)編著，《 EDA 技術(shù)與 VHDL》第三版，清華大學(xué)出版社出版 【 3】 李國(guó)洪、胡輝、沈明山編著，《 EDA 技術(shù)與實(shí)驗(yàn)》，機(jī)械工業(yè) 32 出版社出版 【 4】 潘松、黃繼業(yè)、陳 龍編著，《 EDA 技術(shù)與 Verilog HDL》，清華大學(xué)出版社出版 【 5】 高有堂、喬建良、徐源等編著，《 EDA 技術(shù)及應(yīng)用實(shí)踐》，清華大學(xué)出版社出版 【 6】 周潤(rùn)景編著，《基于 Quartus Ⅱ的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例》，電子工業(yè)出版社出版 【 7】 凌純清，《 VHDL 數(shù)字系統(tǒng)設(shè)計(jì)》，電子工業(yè)出版社出版 【 8】 《 2020 版本 Word 如何自動(dòng)生成目錄？》 5jDnUuDbBEyaiAYkly40tTrN3hIJn_dV7hthNKfXzLhrCvS6qVx4pJK 【 9】 《 DDS》 【 11】 《理工科類畢業(yè)論文的格式要求及 word 排版技巧》 【 10】 《基于 FPGA 的 DDS 設(shè)計(jì)及實(shí)現(xiàn)》 、致謝 、附錄 附錄一、 DDS 電路原理圖 33 附錄二、波表數(shù)據(jù)