【導(dǎo)讀】FIR濾波器的階數(shù)為8；FIR濾波器的類型為低通，截止頻率可以自行設(shè)。計；FIR濾波器的系數(shù)可借助MatlabFDAtool給出。線性相位是FIR數(shù)字濾波器設(shè)計中的一個重要條件。計方法主要包括時窗函數(shù)法、頻率采樣法、等波紋最佳逼近法。件，分別用這三種方法設(shè)計FIR低通濾波器，并進行比較分析。器的性能，本文使用MATLAB自帶的FDATool工具設(shè)計等波紋法15階低通濾波器，在Simulink里進行仿真，最后得到預(yù)期的結(jié)果。數(shù)后，本文就FIR低通濾波器的FPGA實現(xiàn)進行了研究。QUARTUSII進行了綜合和仿真，并取得了成功。而數(shù)字濾波器在這門學(xué)科中占有很重要的地位。數(shù)字濾波器輸入信號的抽樣率應(yīng)大于被處理信號帶寬的。抽樣頻率點呈鏡像對稱。為得到模擬信號，數(shù)字濾波器處理的輸出數(shù)字信號須經(jīng)。數(shù)字濾波器在語言信號處理、圖像信號處理、醫(yī)學(xué)生物信號處。理以及其他應(yīng)用領(lǐng)域都得到了廣泛應(yīng)用。

　　

【正文】 0))(00amp。s2(13 DOWNTO 0))(0000amp。s3(11 DOWNTO 0))。 ELSE s4=(39。139。amp。s1(15 downto 0))(11amp。s2(13 DOWNTO 0))(1111amp。s3(11 DOWNTO 0))。 END IF。 END PROCESS。 A2: PROCESS(clk,s4) BEGIN IF clk39。EVENT AND clk=39。139。 THEN Dout=s4。 END IF。 END PROCESS。 END mult54。 程序編譯后就可進行仿真，仿真結(jié)果如圖 532所示： 圖 532 乘 54 電路結(jié)果仿真圖 由上圖可知，與預(yù)期相符，即設(shè)計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 533 所示 。 27 圖 533 乘 54 電路元件圖 ⑸ 乘 70 電路設(shè)計： 由分析可寫出如下程序： LIBRARY ieee。 USE 。 USE 。 ENTITY mult70 IS PORT( clk : IN STD_LOGIC。 Din : IN SIGNED (10 DOWNTO 0)。 Dout : OUT SIGNED (17 DOWNTO 0))。 END mult70。 ARCHITECTURE mult70 OF mult70 IS SIGNAL s1 : SIGNED (16 DOWNTO 0)。 SIGNAL s2 : SIGNED (12 DOWNTO 0)。 SIGNAL s3 : SIGNED (11 DOWNTO 0)。 SIGNAL s4 : SIGNED (17 DOWNTO 0)。 BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Dinamp。000000。 s2=Dinamp。00。 s3=Dinamp。39。039。 IF (Din(10)=39。039。) THEN s4=(39。039。amp。s1(16 downto 0))+(00000amp。s2(12 DOWNTO 0))+(000000amp。s3(11 DOWNTO 0))。 ELSE s4=(39。139。amp。s1(16 downto 0))+(11111amp。s2(12 DOWNTO 0))+(111111amp。s3(11 DOWNTO 0))。 END IF。 END PROCESS。 A2: PROCESS(clk,s4) BEGIN IF clk39。EVENT AND clk=39。139。 THEN Dout=s4。 END IF。 END PROCESS。 END mult70。 程序編譯后就可進行仿真，仿真結(jié)果如圖 534 所示： 圖 534 乘 70 電路結(jié)果仿真圖 由上圖可知，與預(yù)期相符，即設(shè)計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 535 所示 。 圖 535 乘 70 電路元件圖 28 ⑹ 乘 239 電路設(shè)計： 由分析可寫出如下程序： LIBRARY ieee。 USE 。 USE 。 ENTITY mult239 IS PORT( clk : IN STD_LOGIC。 Din : IN SIGNED (10 DOWNTO 0)。 Dout : OUT SIGNED (18 DOWNTO 0))。 END mult239。 ARCHITECTURE mult239 OF mult239 IS SIGNAL s1 : SIGNED (18 DOWNTO 0)。 SIGNAL s2 : SIGNED (14 DOWNTO 0)。 SIGNAL s3 : SIGNED (10 DOWNTO 0)。 SIGNAL s4 : SIGNED (18 DOWNTO 0)。 BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Dinamp。00000000。 s2=Dinamp。0000。 s3=Din。 IF (Din(10)=39。039。) THEN s4=(39。039。amp。s1(17 downto 0))(0000amp。s2(14 DOWNTO 0))(00000000amp。s3(10 DOWNTO 0))。 ELSE s4=(39。139。amp。s1(17 downto 0))(1111amp。s2(14 DOWNTO 0))(11111111amp。s3(10 DOWNTO 0))。 END IF。 END PROCESS。 A2: PROCESS(clk,s4) BEGIN IF clk39。EVENT AND clk=39。139。 THEN Dout=s4。 END IF。 END PROCESS。 END mult239。 程序編譯后就可進行仿真，仿真結(jié)果如圖 536所示： 圖 536 乘 239 電路結(jié)果仿真圖 由上圖可知，與預(yù)期相符，即設(shè)計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 537 所示 。 圖 537 乘 239 電路元件圖 ⑺乘 401 電路設(shè)計： 由分析可寫出如下程序： LIBRARY ieee。 USE 。 USE 。 ENTITY mult401 IS 29 PORT( clk : IN STD_LOGIC。 Din : IN SIGNED (10 DOWNTO 0)。 Dout : OUT SIGNED (19 DOWNTO 0))。 END mult401。 ARCHITECTURE mult401 OF mult401 IS SIGNAL s1 : SIGNED (19 DOWNTO 0)。 SIGNAL s2 : SIGNED (17 DOWNTO 0)。 SIGNAL s3 : SIGNED (14 DOWNTO 0)。 SIGNAL s4 : SIGNED (10 DOWNTO 0)。 SIGNAL s5 : SIGNED (19 DOWNTO 0)。 BEGIN A1:PROCESS(Din,s1,s2,s3,s4) BEGIN s1=Dinamp。000000000。 s2=Dinamp。0000000。 s3=Dinamp。0000。 s4=Din。 IF (Din(10)=39。039。) THEN s5=(39。039。amp。s1(18 downto 0))(00amp。s2(17 DOWNTO 0))+(00000amp。s3(14 DOWNTO 0))+(000000000amp。s4(10 DOWNTO 0))。 ELSE s5=(39。139。amp。s1(18 downto 0))(11amp。s2(17 DOWNTO 0))+(11111amp。s3(14 DOWNTO 0))+(111111111amp。s4(10 DOWNTO 0))。 END IF。 END PROCESS。 A2: PROCESS(clk,s5) BEGIN IF clk39。EVENT AND clk=39。139。 THEN Dout=s5。 END IF。 END PROCESS。 END mult401。 程序編譯后就可進行仿真，仿真結(jié)果如圖 538 所示： 圖 538 乘 401 電路結(jié)果仿真圖 由上圖可知，與預(yù)期相符，即設(shè)計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 539 所示 。 圖 539 乘 401 電路元件圖 ⑻ 乘 499 電路設(shè)計： 由分析可寫出如下程序： LIBRARY ieee。 USE 。 USE 。 ENTITY mult499 IS PORT( clk : IN STD_LOGIC。 Din : IN SIGNED (10 DOWNTO 0)。 Dout : OUT SIGNED (19 DOWNTO 0))。 END mult499。 ARCHITECTURE mult499 OF mult499 IS SIGNAL s1 : SIGNED (19 DOWNTO 0)。 SIGNAL s2 : SIGNED (13 DOWNTO 0)。 SIGNAL s3 : SIGNED (12 DOWNTO 0)。 SIGNAL s4 : SIGNED (10 DOWNTO 0)。 SIGNAL s5 : SIGNED (19 DOWNTO 0)。 30 BEGIN A1:PROCESS(Din,s1,s2,s3,s4) BEGIN s1=Dinamp。000000000。 s2=Dinamp。000。 s3=Dinamp。00。 s4=Din。 IF (Din(10)=39。039。) THEN s5=(39。039。amp。s1(18 downto 0))(000000amp。s2(13 DOWNTO 0))(0000000amp。s3(12 DOWNTO 0))(000000000amp。s4(10 DOWNTO 0))。 ELSE s5=(39。139。amp。s1(18 downto 0))(111111amp。s2(13 DOWNTO 0))(1111111amp。s3(12 DOWNTO 0))(111111111amp。s4(10 DOWNTO 0))。 END IF。 END PROCESS。 A2: PROCESS(clk,s5) BEGIN IF clk39。EVENT AND clk=39。139。 THEN Dout=s5。 END IF。 END PROCESS。 END mult499。 程序編譯后就可進行仿真，仿真結(jié)果如圖 540 所示： 圖 540 乘 499 電路結(jié)果仿真圖 由上圖可知，與預(yù)期相符，即設(shè)計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 541 所示 。 圖 541 乘 499 電路元件圖 頂層原理圖的編輯及仿真 單元器件的編輯好后，將元器件按設(shè)計思路中的圖 31 連接搭建成整體的濾波器電路。其中 clk 和 rst 信號采用了總線名稱的連接方式。 其總電路原理圖編輯結(jié)果如圖 542所示： 32 圖 542 總原理圖電路 將原理圖編輯好后，進行編譯仿真， 設(shè) ( ) ( ) * ( )y n x n h n? ， 取 { ( ) } { 3 0 3 1 3 4 3 4 5 9 8 7 8 9 7 1 0 2 2 0 5 4 1 2 }xn ? 進行仿真，結(jié)果如圖 543所示： 33 圖 543 總圖仿真結(jié)果 利用 matlab 的 conv 函數(shù)可以驗證 FIR 濾波器卷積的結(jié)果，其結(jié)果如圖 544所示 。 34 圖 544 用 conv函數(shù)后結(jié)果圖 截成高十位輸出結(jié)果如圖 545 所示 圖 545 截成高十位輸出結(jié)果 由以上仿真結(jié)果對比可知，在截短前的濾波器輸出和 matlab 卷積乘結(jié)果完全一致，濾波器功能完好。由于在本設(shè)計中在最后一位輸 出前進行截短操作，故在截短后有一定的誤差。但總體來說這次設(shè)計還是成功的。 35 六、心得體會 為期一周的課設(shè)即將結(jié)束了，回顧這幾周的歷程，我收獲了很多，不僅鞏固了以前老師所講的東西，也學(xué)到了許多以前上課沒注意到的地方?？偟膩碚f有以下幾點 。 首先就是對于有符號數(shù)的加減乘方面的運算，以前經(jīng)常做的都是些無符號數(shù)的運算，相比較而言，有符號數(shù)還是有點難度的，由于其有符號位，所以在運算時必須考慮進位相關(guān)的東西，開始幾天，查閱了許多這方面的資料，所以對其原理有了清醒的認識，做起來也容易些了。 其次就是對 FIR 濾波器知識方面的，雖然大三學(xué)過數(shù)字信號處理，但那時老師只是講了一些基本知識，由于這部分知識很抽象，難度很大，所以當時也沒學(xué)好，經(jīng)過這次課設(shè)，我又從新翻閱了以前