【導(dǎo)讀】耗低、亮度高、驅(qū)動(dòng)簡(jiǎn)單、響應(yīng)速度快，且可隨意拼裝等優(yōu)點(diǎn)?，F(xiàn)在市場(chǎng)上諸多廣告。要上位機(jī)對(duì)顯示過(guò)程進(jìn)行實(shí)時(shí)控制，并且對(duì)于大屏幕的系統(tǒng)性能有待提高。問(wèn)題本文討論了利用FPGA與單片機(jī)相結(jié)合的方法控制實(shí)現(xiàn)多路點(diǎn)陣列顯示的技術(shù)，決了傳統(tǒng)LED大屏幕設(shè)計(jì)中控制系統(tǒng)復(fù)雜、可靠性差的問(wèn)題。文中給出了系統(tǒng)的軟、文件結(jié)合的方法實(shí)現(xiàn)了軟件設(shè)計(jì)，經(jīng)波形仿真驗(yàn)證后，得到了RTL電路連接。明，該系統(tǒng)工作正常，達(dá)到了預(yù)期的功能。

　　

【正文】 選中其中的某一行信號(hào)，就可以在這個(gè) 32 28 的點(diǎn)陣 列上實(shí)現(xiàn)數(shù)據(jù)顯示。因?yàn)樵谝粋€(gè)特定的時(shí)間只能在這個(gè) 32 128LED 點(diǎn)陣塊上顯示其中的一行，所以將第一行到第 32 行依次循環(huán)顯示，只要速度足夠快，人眼看起來(lái)就是連續(xù)的。 如本例模塊，將作為列驅(qū)動(dòng)的 16 片 74HC595 的所有數(shù)據(jù)鎖存信號(hào)都與 FPGA 驅(qū)動(dòng)芯片的鎖存信號(hào) DLOCK 相連。 在顯示控制方面，使用一塊 ALTERA 公司的 FPGA芯片，型號(hào)為 EP1C6。 工作時(shí)， FPGA 在一個(gè)特定的時(shí)間只從 雙口 RAM 的其中一 區(qū)取出顯示的數(shù)據(jù)進(jìn)行顯示，而同時(shí)另外一 區(qū) RAM 與 MCU 進(jìn)行數(shù)據(jù)交換， MCU 會(huì)寫(xiě)人新的數(shù)據(jù)，以便 FPGA 在下一 個(gè)時(shí)間段顯示這 區(qū) RAM 的數(shù)據(jù)，以此交替的工作。如果顯示的圖像不改變，即一 區(qū) RAM 里的數(shù)據(jù)不變時(shí)， MCU 就不需要給另一 區(qū) RAM寫(xiě)數(shù)據(jù)，這時(shí)該嵌人式顯示模塊就可以獨(dú)立于 MCU 工作。 由以上可知 FPGA 只是完基于 FPGA 的 LED 顯示接口電路的設(shè)計(jì) 21 成數(shù)據(jù)顯示， MCU 完成數(shù)據(jù)寫(xiě)入。其外圍電路連接如下圖 45 所示： 7 4 H C 5 9 51 2 8 * 3 2 的 L E D 文 字 屏7 4 H C 5 9 5 7 4 H C 5 9 5F P G A 驅(qū)動(dòng) 芯 片q r o w d a t e 3 0q r o w d a t e 3 1q r o w d a t e 0d l o c kd a t e o u t 0A T 8 9 S 51d a t e i nw r a d d r e s s i nw r e n i nw r c l o c kh l i n外 部 時(shí) 鐘 c l k1 6 片 串 聯(lián)d s圖 45 外圍電路連接 模塊設(shè)計(jì) 雙口 RAM 存儲(chǔ)單元配置 由于每屏點(diǎn)陣數(shù)據(jù)的大小為 4096BIT， A 區(qū)和 B 區(qū)的容量都至少要大于 4096BIT，本設(shè)計(jì)一個(gè)字節(jié)是 16 位， 那么 整個(gè)的 RAM 區(qū)至少為 512 個(gè)字 。 cycloneEP1C6 提供了20 個(gè)具有異步、雙端口、帶寄存器輸入口、可選擇的帶寄存器輸出口的存儲(chǔ)模塊一M4K 模塊，每個(gè) M4K 模塊的存儲(chǔ)容量為 4KBIT。在 QUARTUS 軟件中進(jìn)行簡(jiǎn)單的設(shè)置 [15]，就可以將 M4K 模塊配置成雙口 RAM，數(shù)據(jù)和地址的位寬可根據(jù)實(shí)際需要進(jìn)行選擇。本文設(shè)計(jì)的 RAM 可容納兩屏的數(shù)據(jù)。數(shù)據(jù)位寬為 16 位，地址為 9 位，其中地址的最高位作 RAM 分區(qū)用，每個(gè)區(qū)存儲(chǔ)一屏的數(shù)據(jù)，兩屏讀寫(xiě)同時(shí)進(jìn)行，雙口 RAM的配置如圖 46 所示。 5 1 6 w o r d sw r e nW r a d d r e s s [ 8 0 ]w r c l o c kD a t a [ 1 5 0 ]r d c l o c kR d s d d r e s s [ 8 0 ]Q [ 1 5 0 ] 圖 46 雙口 RAM 陜西科技大學(xué)畢業(yè)論文（設(shè)計(jì)說(shuō)明書(shū)） 22 其中 wren 是單片機(jī)往 FPGA 中寫(xiě)入數(shù)據(jù)的寫(xiě)使能信號(hào)， wraddress[8．． 0]是寫(xiě)的地址信號(hào)， wrclock 是寫(xiě)時(shí)鐘， data[15．． 0]是寫(xiě)的數(shù)據(jù)， rdaddress[8．． 0]是讀的地址信號(hào) ， rdclock 是讀數(shù)據(jù)的時(shí)鐘信號(hào)， q[15．． 0]是讀出的數(shù)據(jù)。 （ 1） 雙口 RAM 的 設(shè)計(jì)：因?yàn)楸驹O(shè)計(jì)中要求顯示 16 個(gè)字，顯示屏是 128*32 的，RAM 的設(shè)計(jì) （ 128x64 位 RAM） 直接調(diào)用參數(shù)化模塊進(jìn)行設(shè)計(jì)； （ a） RAM 的初始化 [16] 設(shè)計(jì)方案：在 RAM 的 設(shè)計(jì)中，必須要預(yù)先設(shè)置好數(shù)據(jù)存儲(chǔ)文件，這是一種以 ..mif為后綴的文本文件 。 采用 512 16 位 RAM 實(shí)現(xiàn) ， 9 位地址輸入（ 512 個(gè)存儲(chǔ)字 ； 16位數(shù)據(jù)輸出 ） 其設(shè)置過(guò)程為，首先在 Q2 中打開(kāi) ROM 數(shù)據(jù)文件編輯窗口，既選擇FILE→NEW 命令，再選擇 OTHERS FILES 選項(xiàng)，再選擇 MEMORY INTIALIZATION FILE 選項(xiàng)，單擊 OK 后產(chǎn)生 ROM 數(shù)據(jù)文件大小選擇窗口。這里設(shè)置為位寬為 16，字?jǐn)?shù)為 512 即可，單擊 OK 后，就會(huì)出現(xiàn)下圖空的 .mif 文件，然后將對(duì)應(yīng)的 “ 感 ” 字的數(shù)據(jù)填入表格中對(duì)應(yīng)的地址位 ， 如圖 47 所示 。 圖 47 數(shù)據(jù)存儲(chǔ)文件 該 RAM 存儲(chǔ)文件設(shè)計(jì)完畢后 ， 將其設(shè)置為符號(hào) .mif 格式文件 ， 將來(lái)就可以在 設(shè)計(jì) RAM 塊的時(shí)候加載到它的存儲(chǔ)單元中 了 。 存盤(pán)即可生成指定的 .mif 文件（文件名已經(jīng)在結(jié)構(gòu)體內(nèi)指明） 。 （ b）利用所特有的調(diào)用宏模塊的功能 ，結(jié)合原理圖輸入方法， 創(chuàng)建一個(gè)新的圖形文件 ， 在圖形文件的窗口下，進(jìn)行設(shè)置并將已經(jīng)寫(xiě)好的 .mif 格式文件作為源文件，生成一個(gè)新的工程 ， 輸出名稱(chēng)為 RAMRAM， 并且進(jìn)行字節(jié)長(zhǎng)度設(shè)置為 512x16 位 ， 與上面的 RAM 相適配。 采用原理圖設(shè)計(jì)方法，在 FILE→NEW 中選擇 BLOCK DIAGRAM/SCHEMATIC FILE 選項(xiàng)；右擊選擇 INSTER 再單擊 SYMBOL 命令；找到基本元件庫(kù)命令如下所示基于 FPGA 的 LED 顯示接口電路的設(shè)計(jì) 23 H:\ALER\QUARTUS60\LIBRARIES\MEGAFUNCTIONS\STORAGE 項(xiàng)，選中LPM_RAM_DP,然后單擊確定。 對(duì)功能塊進(jìn)行設(shè)置，其存儲(chǔ)名為 RAM 如圖 48 所示： 圖 48 設(shè)置功能塊 并且對(duì)其進(jìn)行數(shù)據(jù)和位寬設(shè)置以及各引腳設(shè)計(jì)如圖 49： 圖 49 數(shù)據(jù)和位寬設(shè)置 在這里調(diào)調(diào)用宏模塊 LPM—RAM，并且將已經(jīng)編輯好的 .mif 各式的文件加載進(jìn)工陜西科技大學(xué)畢業(yè)論文（設(shè)計(jì)說(shuō)明書(shū)） 24 程中。如圖 410 所示： 圖 410 加載存儲(chǔ)文件 單擊 NEXT 直到 FINISH,一個(gè)雙口 RAM 就已經(jīng)設(shè)計(jì)好，下來(lái)將其設(shè)置為可以調(diào)用的元件，在打開(kāi)的原理圖文件 RAMRAM 下，選擇 FILE— CREAATE/UPDATE—CREARE SYMBOL FILES FIR CURRENT FILE 命令，即可將當(dāng)前文件 變成一個(gè)元件符號(hào)存盤(pán)，以待高層次設(shè)計(jì)中調(diào)用。如圖 411 所示： 圖 411 創(chuàng)建成功 至此一個(gè) RAM 已經(jīng)被“打包”了，在下面的設(shè)計(jì)中就可以把它當(dāng)作一個(gè) 雙口 RAM器件進(jìn)行使用。 這里生成的 VHDL 程序在 附錄Ⅰ 中。其仿真波形如圖 412： 基于 FPGA 的 LED 顯示接口電路的設(shè)計(jì) 25 圖 412 雙口 RAM 的仿真波形 仿真時(shí)對(duì)有關(guān)單片機(jī)寫(xiě)信號(hào)都設(shè)置為無(wú)效，使輸出數(shù)據(jù)只隨著輸入讀地址與讀時(shí)鐘控制，設(shè)置讀地址為在 000000000 與 000000001 間連續(xù)變化，可以看出其讀出數(shù)據(jù)與上面 RAM 單元對(duì)應(yīng)地址的數(shù)據(jù)是一致的， RAM 塊的功能完全符合原設(shè)計(jì)要求。 FPGA 的驅(qū)動(dòng)電路設(shè)計(jì) 其包括數(shù)據(jù)并串轉(zhuǎn)換器、讀地址產(chǎn)生器、顯示塊控制器三個(gè)部分，具體 VHDL 程 序附 錄 Ⅱ 中給出。仿真波形如圖 413， 414， 415。 輸入信號(hào)設(shè)置為 CLK 為,LOAD 為 ,輸入數(shù)據(jù)為 100000000000001， HL置為 1（讀高位地址區(qū)）。圖 413，由波形可見(jiàn)當(dāng) LOAD 為高電平時(shí)串行右移數(shù)據(jù)，隨著 CLK 輸入 16 個(gè)時(shí)鐘脈沖， DATEOUT 的輸出正好是輸入的數(shù)據(jù)，證明數(shù)據(jù)輸出正確。圖 414，由波形可見(jiàn)FPGA 讀的是高地址區(qū)，并且地址遞增 8 位就產(chǎn)生一個(gè)數(shù)據(jù)鎖存信號(hào) DLOCK， 地址輸出和數(shù)據(jù)鎖存信號(hào)是正確的 。圖 415，由波形可見(jiàn)，當(dāng)產(chǎn)生數(shù)據(jù)鎖存信號(hào)時(shí)，打開(kāi)行掃描信號(hào)并且順序的掃描， 行掃描輸出是正確的 。所以此 驅(qū)動(dòng)模塊電路的功能完全符合原設(shè)計(jì)要求。 圖 413 驅(qū)動(dòng)電路波形 陜西科技大學(xué)畢業(yè)論文（設(shè)計(jì)說(shuō)明書(shū)） 26 圖 414 驅(qū)動(dòng)電路波形 圖 415 驅(qū)動(dòng)電路波形 FPGA 的分頻器設(shè)計(jì) 圖 416 32 分頻器仿真波形 基于 FPGA 的 LED 顯示接口電路的設(shè)計(jì) 27 32 分頻器設(shè)計(jì)在附錄 Ⅲ 中給出， 16 分頻器與其設(shè)計(jì)相似，這里不再給出 。 刷新頻率的計(jì)算 對(duì)于 EP1C6 的時(shí)鐘頻率最高可以達(dá)到 200MHZ，按處理器全速運(yùn)行考慮。 記 FPGA 的最小操作周期為 Tmin（即 CLK 的時(shí)鐘周期） ，按照以上的程序送數(shù)據(jù)，先給第一行送數(shù)據(jù)，一共 128 列，即 128 個(gè) CLK 脈沖就送完了，同 時(shí)每輸出一個(gè)字節(jié)的數(shù)據(jù)需要 16 個(gè) CLK 脈沖，所以將 CLK16 分頻后接 RCLOCK。 LOAD 低電平時(shí)將數(shù)據(jù)讀入并串轉(zhuǎn)換器，高電平時(shí)將 16 位數(shù)據(jù)移位輸出，所以將外部時(shí)鐘 32 分頻后接LOAD，這樣使本設(shè)計(jì)只需要一個(gè)外部時(shí)鐘就可以了，其時(shí)序如下圖 417 所示，上面是 RDCLOCK,下面是 LOAD 信號(hào)。 這樣送完 32 行 數(shù)據(jù)以后 ， 還要執(zhí)行循環(huán) 100 次 ，加起來(lái)一共 409600Tmin， 而每一屏的刷新頻率最好是 50HZ，這樣就可以滿(mǎn)足人眼的視覺(jué)暫留。 所以應(yīng)該選擇 1/50=409600Tmin， 所以 T=， 故頻率應(yīng)該取20MHZ。 可以看出 EP1C6 時(shí)鐘頻率滿(mǎn)足要求。本設(shè)計(jì)取 CLK 為 ，則 LOAD大約為 、 RCLOCK 為 。系統(tǒng)時(shí)序?yàn)椋瑑蓚€(gè) RDCLOCK 脈沖，顯示一個(gè)字節(jié)的數(shù)據(jù)，前一個(gè)脈沖讀入數(shù)據(jù)到驅(qū)動(dòng)模塊，下一個(gè)將數(shù)據(jù)移位輸出，等到移出 8個(gè)字節(jié)數(shù)據(jù)時(shí)產(chǎn)生鎖存信號(hào)。 圖 417 移位輸出信號(hào) 項(xiàng)目仿真 仿真的目的當(dāng)然是檢驗(yàn)我們的設(shè)計(jì)結(jié)果只否正確。我們首先應(yīng)該對(duì)程序進(jìn)行編譯，在編譯正確之后就可以對(duì)工程進(jìn)行仿真了。設(shè)計(jì)將顯示“感謝親愛(ài)的母校 ,感謝辛勤的老師！ ”信 息， 檢驗(yàn)是 否能完成預(yù)定的功能 ， 如前面所述在雙口 RAM 中已經(jīng)將 16 個(gè)字節(jié)數(shù)據(jù)存入了相應(yīng)的地址單元。 對(duì)于各模塊仿真正確之后，就可設(shè)計(jì)頂層設(shè)計(jì)，目的是讓設(shè)計(jì)的最終結(jié)果完全體現(xiàn)出來(lái)。以下就是顯示前幾個(gè)字節(jié)字的設(shè)計(jì) 。 其頂層文件設(shè)計(jì) 在附頁(yè) Ⅳ 中給出。 經(jīng)過(guò)各模塊 編譯完全正確以后，就可以建立頂層視圖文件，以便更直觀地看到各個(gè)模塊之間的連接。 其仿真時(shí)序如圖 41 419， 仿真結(jié)果波形文件 如下。 結(jié)果顯示與預(yù)期的結(jié)果一致，方案可行。 其中設(shè)置與單片機(jī)有關(guān)的時(shí)序無(wú)效。 從圖 418 可以看到當(dāng) CLK 輸入時(shí)鐘信號(hào)時(shí)，數(shù)據(jù)串行輸出，當(dāng)產(chǎn)生數(shù)據(jù)鎖 存信號(hào)DLOCK 時(shí)，選擇一行顯示，行掃描信號(hào)不斷循環(huán)掃描。由于只給 RAM 中存入了 18 各單元數(shù)據(jù)，所以在 3 個(gè)所存信號(hào)之后，輸出數(shù)據(jù)就是零，同時(shí)當(dāng) HL 為高電平時(shí)，選擇高地址區(qū)其輸出數(shù)據(jù)也將是零，如 419 所示。本設(shè)計(jì)是符合總體設(shè)計(jì)要求的。 陜西科技大學(xué)畢業(yè)論文（設(shè)計(jì)說(shuō)明書(shū)） 28 圖 418 仿真波形 圖 419 HL 為高位波形圖 圖 420 RTL viewer 視圖 基于 FPGA 的 LED 顯示接口電路的設(shè)計(jì) 29 致 謝 首先要感謝的是我的指導(dǎo)教師周曉慧老師。從畢業(yè)設(shè)計(jì)的選題到設(shè)計(jì)方向的確定，及最終畢業(yè)設(shè)計(jì)題目的決定，周老師都在百忙之中抽出寶貴的時(shí)間給予我準(zhǔn)確詳細(xì)的指導(dǎo)。我在做 畢業(yè)設(shè)計(jì)期間 ， 周老師時(shí)刻關(guān)心著我畢業(yè)設(shè)計(jì)的進(jìn)展，給我提供一些關(guān)鍵資料，詢(xún)問(wèn)我的進(jìn)展情況以及如何開(kāi)展畢業(yè)設(shè)計(jì)，同時(shí)及時(shí)通知我學(xué)校對(duì) 專(zhuān)科 畢業(yè)生畢業(yè)設(shè)計(jì)的要求。 其次要感謝楊彥博同學(xué)。在做畢業(yè)設(shè)計(jì)期間，他給了我很多的資料。我和我一起探討畢業(yè)設(shè)計(jì)之間出現(xiàn)的問(wèn)題。 在此期間，周老師總是不辭工作的辛苦，耐心地與我討論相關(guān)電路的設(shè)計(jì)及方案的決定。周老師在整個(gè)設(shè)計(jì)中給了我們充足的指導(dǎo)，沒(méi)有她的悉心指導(dǎo)，該設(shè)計(jì)勢(shì)必會(huì)遭遇不少的困難。 非常感謝。 陜西科技大學(xué)畢業(yè)論文（設(shè)計(jì)說(shuō)明書(shū)） 30 參 考 文 獻(xiàn) ［ 1］ 徐志軍 ． CPLD/FPGA 的開(kāi)發(fā)與應(yīng)用 ［ M］．北京：高等教育出版社， 1979：1518， 31． ［ 2］ 潘松 ， 黃繼業(yè) ． EDA 技術(shù)與 VHDL［ M］ ． 北京： 清華大學(xué)出版社 ， 2020． ［ 3］ 金西 ． VHDL 與復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì) ［ M］ ． 西安 ： 西安電子科技大學(xué)出版社 ，2020． ［ 4］ 王科 ． CPLD/FPGA 應(yīng)用開(kāi)發(fā)技術(shù)與工程實(shí)踐 ［ M］ ． 西安 ： 人民郵電出版社 ，2020． ［ 5］ 董代潔 ， 郭懷理 ， 曹春雨 ． 基于 FPGA 的可編程 SoC 設(shè)計(jì) ［ M］ ． 北京 ： 北京航天航空大學(xué)出版社 ， 2020． ［ 6］ 王一群 ． 怎樣用電腦設(shè)計(jì)電子線路福 ［ M］ ． 上海 ： 建科學(xué)技術(shù)出版社 ， 2020． ［ 7］ 易傳祿 ， 韓希堯 ． 可編程序控制器應(yīng)用指南上 ［ M］ ． 北京： ?？茖W(xué)普及出版社 ， 1993． ［ 8］ 田瑞庭 ． 可編程序控制器應(yīng)用技術(shù) ［ M］ ． 西安