【導(dǎo)讀】術(shù)中占有舉足輕重的作用和地位。其外設(shè)電路作為芯片與外界輸入方式之一，是十分。具有研究價值的。FPGA器件不斷增加新的模塊，功能越來越強大，基于FPGA的外。設(shè)電路也順應(yīng)形勢，不斷升級。易理解等優(yōu)點，并通過AlteraQuartusⅡ完成綜合、仿真。本設(shè)計實現(xiàn)以上FPGA各功能，可作為EDA技術(shù)發(fā)展的價值體現(xiàn)。下載到FPGA芯片后,可應(yīng)用于實際的數(shù)字鐘顯示中。

　　

【正文】 第 4 章 程序仿真 24 圖 410 原理圖連接 本設(shè)計沒有外部鏈接，分頻模塊接入開發(fā)板內(nèi)置時鐘 66MHz 信號，輸入模塊接 4*4 行列式鍵盤 ，輸出部分為六位 7 段數(shù)碼管，小數(shù)點顯示部分直接接入 1Hz信號，作為時鐘狀態(tài)下秒的顯示信號。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 結(jié) 論 25 結(jié) 論 本 設(shè)計實現(xiàn)了設(shè)計 任務(wù) 要求的大部分功能， 設(shè)計要求實現(xiàn)的 時鐘，鍵盤，閃爍，顯示等功能都已完成 ，仿真結(jié)果也令我十分滿意， 雖然仿真結(jié)果中存在不少抖動現(xiàn)象，但經(jīng)過觀察，抖動的時間很短，并且在各時鐘的上升沿和下降沿時沒有抖動（同 節(jié)鍵盤去抖原理），并且 LED顯示部分的仿真結(jié)果不存在抖動，如果將程序?qū)懭?FPGA開發(fā)板，將不存在由抖動帶來的任何負面作用。但本設(shè)計不足的地方還有很多，相對來說，這是一個簡單的程序，可以改 進的地方還有很多，如在鍵盤中加入 “+”“”“=”等鍵實現(xiàn)簡單計算器的功能，如加入百分秒寄存器實現(xiàn)秒表功能 ，設(shè)計要求的小數(shù)點功能也被我簡化成為了一個 1Hz 的連接線（ 見圖 45） ，這些升級功能暫且不提，在仿真時我發(fā)現(xiàn)了一個比較不方便的負面作用，在按鍵時只考慮了去抖，卻沒有考慮按鍵的延時，舉例來說，若按下 “←” 鍵，鍵盤模塊會立即響應(yīng)（ 250Hz）并傳遞鍵值給主模塊，主模塊將會在 秒（ 5Hz）內(nèi)響應(yīng)這個信號并改變 flag 的值，仿真在這里沒有出現(xiàn)問題，但是：如果在下一個 秒內(nèi)仍在繼續(xù)按著 “←” 鍵，主模塊將會 繼續(xù)改變 flag 的值，也就是說，如果按下 “←” 一秒， flag 將左移 5 次，而一般鍵盤卻是按下再彈起時才會做出響應(yīng) ，或持續(xù)按下一段時間后才會做出 “連加 ”響應(yīng)。 解決辦法：定義一個 4 位寄存器，寄存器的值在主程序接收到鍵值時改變，如下所示： reg[3:0] key1。 //定義寄存器 always @(posedge clkss) begin if(key1) //如果 key1 不為 0 begin if(!key) //如果 key 為 0，即已經(jīng)松開按鍵 case(key1) //判斷 key1 的值 1:…… ； //對應(yīng)各值的處理方法，不 再 累贅 2:…… ； 3:…… ； ： ： 13： …… ； endcase end else //如果為 0，將檢測 key 的值，如果 key 不為零 //則將 key 的鍵位 113 賦值給 key1，不再 贅 述 東華理工大學(xué)畢業(yè)（設(shè)計）論文 結(jié) 論 26 關(guān)于小數(shù)點移動的功能實現(xiàn) 。 本設(shè)計 實現(xiàn)了 FPGA 的“外設(shè)”功能，但是似乎卻并不“通用”， 本設(shè)計中，小數(shù)點僅僅起到一個跟隨秒閃爍的功能， EDA 技術(shù)的發(fā)展， HDL 語言的強大不僅僅是制作一個帶鍵盤的時鐘，當為了實現(xiàn)更多的功能，小數(shù)點的移動十分的必要，下面簡要敘述下其設(shè)計思想： 例：使用鍵盤輸入一組帶小數(shù)點的數(shù)據(jù)，要求液晶實時顯示輸入 數(shù)據(jù) 設(shè)計思想：定義一個默認為 0 的寄存器，代表小數(shù)點的位置為最低位，當檢測到鍵盤小數(shù)點輸入時，觸發(fā) 一個模塊，當再次檢測到數(shù)字輸入時，該寄存器自加一。 功能實現(xiàn)：例如鍵盤輸入 液晶顯示器依次顯示結(jié)果如下： 1.； 12.； 123.； ； ； 。實現(xiàn)了小數(shù)點移動功能。 綜上所述，在完成一個設(shè)計課題時，要充分考慮到各種問題，以及實現(xiàn)方法的優(yōu)越性，盡量使在滿足課題要求的前提下做到盡善盡美。這就要我們多思考多對比，多總結(jié)和參考相關(guān)的參考資料，認真的投入到設(shè)計中。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 致 謝 27 致 謝 本課題在選題及研究過程中得到 黃鄉(xiāng)生 老師的悉心指導(dǎo)。 黃 老師多次詢問研究 進程，并為我指點迷津，幫助我開拓研究思路，精心點撥、熱忱鼓勵 。 感謝 管小明 老師、 陳堅 老師等對我的教育培養(yǎng)。他們細心指導(dǎo)我的學(xué)習與研究，在此，我要向諸位老師深深地鞠上一躬。 感謝我的同學(xué) 李小雷 、 鄒蕾 、 馬立剛 、 鄭志強 四 年來對我學(xué)習、生活的關(guān)心和幫助。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 參考文獻 28 參考文獻 [1] 王金明 編著 《數(shù)字系統(tǒng)設(shè)計與 Verilog HDL》 （ 第二版 ） .北京：電子工業(yè)出版社， [2] 黃鄉(xiāng) 生 編寫 《 EDA 技術(shù)與應(yīng)用實踐教學(xué)指導(dǎo)書》 .東華理工大學(xué)電子與機械工程學(xué)院 ， [3] 王金明 編著 《 Verilog HDL 程序設(shè)計教程》 .北京：人民郵電出版社， 20xx [4] 潘松 黃繼業(yè) 編著《 EDA 技術(shù)實用教程》 .北京：科學(xué)出版社， 20xx [5] 黃任 編著 《 VHDL 入門 ?解惑 ?經(jīng)典實例 ?經(jīng)驗總結(jié)》 （ 第一版 ） .北京：北京航空航天大學(xué) [6] 王金明，楊吉斌 編著《 數(shù)字系統(tǒng)設(shè)計與 Verilog HDL》 .北京：電子工業(yè)出版社， 20xx [7] Doulos 編寫《 Verilog174。黃金參考指南 》 .VerilogXLTM， 1996 [8] Charke K K． Phase measurement,traceability,and verification,theory and practice[J] ． IEEE Trans． IM， 1990， [9] 著，徐振林等譯 .《 Verilog HDL 硬件描述語言 》 .北京：機械工業(yè)出版社， 20xx 東華理工大學(xué)畢業(yè)（設(shè)計）論文 附 錄 29 附錄 1 分頻器程序 module clkfs(clk,clkss,clksy,clk66MHz)。 input clk66MHz。 output clk,clkss,clksy。 reg clk,clkss,clksy。 reg[9:0] count1。 reg[7:0] count2。 reg[7:0] count3。 reg[5:0] count4。 reg cin1,cin2。 always @(posedge clk66MHz) if(count1[9:0]==1039。d999) begin count1[9:0]=1039。d0。 cin1=139。d1。 end else begin count1[9:0]=count1[9:0]+1039。d1。 cin1=139。d0。 end always @(negedge clk66MHz) if(count2[7:0]==839。d131) begin count2[7:0]=839。d0。 clksy=~clksy。 //clksy=250Hz cin2=139。d1。 end else begin count2[7:0]=count2[7:0]+cin1。 cin2=139。d0。 end always @(negedge clk66MHz) if(count3[7:0]==839。d249) begin count3[7:0]=839。d0。 clk=~clk。 //clk=1Hz end else count3[7:0]=count3[7:0]+cin2。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 附 錄 30 always @(negedge clk66MHz) if(count4[5:0]==639。d49) begin count4[5:0]=639。d0。 clkss=~clkss。 //clkss=5Hz end else count4[5:0]=count4[5:0]+cin2。 endmodule 東華理工大學(xué)畢業(yè)（設(shè)計）論文 附 錄 31 附錄 2 行列式鍵盤程序 module keypad(clksy,x,y,key)。 //clksy=64hz input clksy。 input[3:0] x,y。 //4*4 key ,low active output[5:0] key。 reg[5:0] key1,key2。 always @(posedge clksy) begin case({~y[3:0],~x[3:0]}) 839。b00010001:key1[5:0]=639。d1。 839。b00010010:key1[5:0]=639。d2。 839。b00010100:key1[5:0]=639。d3。 839。b00011000:key1[5:0]=639。d4。 839。b00100001:key1[5:0]=639。d5。 839。b00100010:key1[5:0]=639。d6。 839。b00100100:key1[5:0]=639。d7。 839。b00101000:key1[5:0]=639。d8。 839。b01000001:key1[5:0]=639。d9。 839。b01000010:key1[5:0]=639。d10。 839。b01000100:key1[5:0]=639。d16。 839。b01001000:key1[5:0]=639。d32。 839。b10000100:key1[5:0]=639。d48。 default:key1[5:0]=639。d0。 endcase end always @(negedge clksy) begin case({~y[3:0],~x[3:0]}) 839。b00010001:key2[5:0]=639。d1。 839。b00010010:key2[5:0]=639。d2。 839。b00010100:key2[5:0]=639。d3。 839。b00011000:key2[5:0]=639。d4。 839。b00100001:key2[5:0]=639。d5。 839。b00100010:key2[5:0]=639。d6。 839。b00100100:key2[5:0]=639。d7。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 附 錄 32 839。b00101000:key2[5:0]=639。d8。 839。b01000001:key2[5:0]=639。d9。 839。b01000010:key2[5:0]=639。d10。 839。b01000100:key2[5:0]=639。d16。 839。b01001000:key2[5:0]=639。d32。 839。b10000100:key2[5:0]=639。d48。 default:key2[5:0]=639。d0。 endcase end assign key=(key1==key2)?key1:639。d0。 endmodule 東華理工大學(xué)畢業(yè)（設(shè)計）論文 附 錄 33 附錄 3 六位 7 段 LED 顯示程序 module xianshi(clksy,a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5,num0,num1,num2,num3,num4,num5)。 input clksy。 input[3:0] num0,num1,num2,num3,num4,num5。 output a,b,