【正文】 （3）高性能價(jià)格比Altera公司不斷努力改進(jìn)產(chǎn)品的開發(fā)和制造工藝，多年的經(jīng)驗(yàn)積累使其處理技術(shù)和制造流程高度有效，使Altera公司能夠提供高性能價(jià)格比的可編程邏輯器件。Altera公司生產(chǎn)的 PLD的成本與門陣列相當(dāng)。（4）開發(fā)周期短對(duì)許多設(shè)計(jì)工程師來說，時(shí)間是最寶貴的資源，Altera的快速、直觀、易于使用的Quartus Ⅱ軟件能夠極大地縮短開發(fā)周期。使用QuartusⅡ軟件進(jìn)行設(shè)計(jì)輸入、處理、校驗(yàn)以及器件編程快速、有效。（5）對(duì)器件優(yōu)化的IP解決方案Altera公司提供已經(jīng)制作完成，經(jīng)過預(yù)先測試并優(yōu)化了的IP宏功能模塊，允許設(shè)計(jì)人員在一個(gè)器件中快速實(shí)現(xiàn)一定的功能而不必從基礎(chǔ)的設(shè)計(jì)做起，宏功能模塊大大地提高了設(shè)計(jì)效率。（6）在線可編程Altera系列器件具有在線可編程性，簡化了樣品設(shè)計(jì)開發(fā)過程及流水線生產(chǎn)過程，提高了設(shè)計(jì)的靈活性，并且能夠快速有效地對(duì)產(chǎn)品進(jìn)行現(xiàn)場升級(jí)。Altera的 ISP使用 ，允許對(duì)器件進(jìn)行編程，并且可以對(duì)印刷電路板（PCB ）進(jìn)行功能測試。同時(shí)，它還有被動(dòng)串行下載模式（PS）。在PS模式中，配置數(shù)據(jù)從數(shù)據(jù)源通過Byte Blaster下載線串行的送到哈爾濱工程大學(xué)本科生畢業(yè)論文20 FPGA中，配置數(shù)據(jù)的同步時(shí)鐘由數(shù)據(jù)源提供 [29]。 FPGA 的配置FPGA的配置方式主要有2類：主動(dòng)配置和被動(dòng)配置。主動(dòng)配置方式是由FPGA器件主動(dòng)引導(dǎo)配置操作，從外圍專用配置芯片（如EPC2）中獲得配置數(shù)據(jù)的過程，它控制著外部存儲(chǔ)器和初始化過程；被動(dòng)配置方式則是由外部計(jì)算機(jī)或控制器控制配置過程。FPGA的工作狀態(tài)主要有三種：一種稱為用戶狀態(tài)，指電路中的FPGA器件正常工作時(shí)的狀態(tài)；一種稱為配置狀態(tài)，指將編程數(shù)據(jù)裝入FPGA的過程，也可以稱之為構(gòu)造；第三種狀態(tài)是初始化狀態(tài)，F(xiàn)PGA復(fù)位各類寄存器，令I(lǐng)/O引腳為邏輯器件正常工作做準(zhǔn)備。Cyclone器件正常工作時(shí)，它的配置數(shù)據(jù)儲(chǔ)存在SRAM中，由于SRAM的易失性，所以每次加電時(shí)，配置數(shù)據(jù)都必須重新加載。 Cyclone器件的主要配置方式有：PS 模式（被動(dòng)串行），PPS模式（被動(dòng)并行同步），PPA模式（被動(dòng)并行異步）和JTAG 模式。本設(shè)計(jì)采用JTAG下載模式，F(xiàn)PGA器件的配置是經(jīng)過JTAG引腳TCK、TMS、 TDI、TDO完成的。所有基于JTAG的操作都必須同步于JTAG的時(shí)鐘信號(hào)TCK。在TCK的上升沿讀取或輸出有效數(shù)據(jù)，有嚴(yán)格的建立和保持的時(shí)間關(guān)系的要求，因此一般情況下JTAG的時(shí)鐘不會(huì)太高。JTAG邊界掃描測試由測試訪問端口的控制器管理，只要FPGA上電后電壓正確，且JTAG鏈路完整，則JTAG電路可立即正常工作，清空J(rèn)TAG配置寄存器等待外界響應(yīng)。在 JTAG 模式下，可以通過 ByteBlasterⅡ并口下載電纜、ByteBlasterMV并口下載電纜、MasterBlaster 串行/USB 通信電纜和 USBBlaster 下載電纜對(duì)Cyclone 器件進(jìn)行配置 [30]。哈爾濱工程大學(xué)本科生畢業(yè)論文21 　JTAG引腳功能說明引腳 說明 功能TDI 測試數(shù)據(jù)輸入測試和編程數(shù)據(jù)串行輸入指示引腳，數(shù)據(jù)在TCK的上升沿輸入TDO 測試數(shù)據(jù)輸出測試和編程數(shù)據(jù)串行輸出指示引腳，數(shù)據(jù)在TCK的下降沿輸出。如果不從該引腳輸出數(shù)據(jù)，該引腳為三態(tài)TMS 測試模式選擇輸入引腳，提供控制信號(hào)以確定TAP控制器狀態(tài)機(jī)的轉(zhuǎn)換。狀態(tài)機(jī)內(nèi)的轉(zhuǎn)換發(fā)生在TCK的上升沿，TMS必須在TCK的上升沿前建立，TMS在TCK的上升沿賦值TCK 測試時(shí)鐘輸入時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，另一些操作發(fā)生在下降沿TRST 測試復(fù)位輸入低電平有效異步復(fù)位邊界掃描測試電路。根據(jù)IEEE標(biāo)準(zhǔn)，TRST引腳為可選項(xiàng)圖 為 Cyclone 系列 FPGA 的 JTAG 下載口電路圖。n C o n f i gT D OT M SD C l kn C ET D In S t a t u sT C KD A T A 02 5n C O N F I G2 6n C E O3 2n C E3 3M S E L 03 4M S E L 13 5D C L K3 6C O N F _ D O N E1 4 5n S T A T U S1 4 6T C K1 4 7T M S1 4 8T D O1 4 9T D I1 5 5U 2 0 0 BE P 1 C 6 Q 2 4 0 C 8 NC o n f _ D o n eD C l kD a t a 0n C o n f i gn C S On C ER 1 11 0 K1357924681 0A SC O N 1 0 AR 1 51 0 KR 1 41 0 KR 1 31 0 KA S D+ 3 . 3 VD G N DD G N DD G N DD G N D+ 3 . 3 V1 2345 67 89 1 0J 6J T A G+ 3 . 3 VD G N DD G N D+ 3 . 3 VT C KT D OT M ST D IR 1 61 KR 2 91 KR 9 91 KR 3 01 Kn S t a t u s圖 JTAG 下載口電路圖圖 為 FPGA 晶振時(shí)鐘輸入電路。哈爾濱工程大學(xué)本科生畢業(yè)論文22 C L K 0 , L V D S C L K 1 p2 8C L K 1 , L V D S C L K 1 n2 9C L K 3 , L V D S C L K 2 n1 5 2C L K 2 , L V D S C L K 2 p1 5 3U 2 0 0 DE P 1 C 6 Q 2 4 0 C 8 N12 34N C V C CG N D O U TY Y + 3 . 3 V C 7 41 0 4R 1 23 3圖 FPGA 晶振時(shí)鐘電路圖 為 FPGA 電源電路。VCCA_PLL127G N D A _ P L L 13 0G N D G _ P L L 13 1G N D G _ P L L 21 5 0G N D A _ P L L 21 5 1VCCA_PLL2154VCCINT191VCCINT110VCCINT90VCCINT72VCCINT211VCCINT229GND190G N D2 1 0G N D2 3 2GND171GND142G N D2 1 2GND129GND111GND69G N D1 9 2G N D2 3 0GND40GND109GND10GND52GND71GND89GND91V C C I O 15 1V C C I O 12 2V C C I O 21 8 9V C C I O 22 3 1V C C I O 22 0 9V C C I O 19V C C I O 49 2V C C I O 47 0V C C I O 41 1 2V C C I O 31 5 7V C C I O 31 3 0V C C I O 31 7 2U 2 0 0 CE P 1 C 6 Q 2 4 0 C 8 N+ 3 . 3 V+ 1 . 5 VD G N DD G N D圖 FPGA 電源電路 視頻輸入處理器及系統(tǒng)在本設(shè)計(jì)中視頻輸入處理器使用 Philips 公司的 SAA7111AHZ 芯片。 SAA7111AHZ 芯片簡介SAA7111AHZ 是 Philips 公司生產(chǎn)的可編程視頻處理器。該芯片集 A/D 與解碼功能于一身，片內(nèi)附有鎖相、自動(dòng)鉗位、自動(dòng)增益控制、時(shí)鐘產(chǎn)生、多制式解碼等電路，另外，SAA7111AHZ 還可對(duì)亮度、對(duì)比度和飽和度進(jìn)行控制。它既能支持 PAL 電視制式，又可支持 NTSC 電視制式。SAA7111AHZ 內(nèi)部含有 I2C 接口，可通過 I2C 總線對(duì) SAA7111AHZ 的工作方式進(jìn)行設(shè)定。SAA7111AHZ 的場同步信號(hào) VREF、行同步信號(hào) HREF、奇偶場信號(hào) RESO，象素時(shí)鐘信號(hào) LLC2 都可由引腳直接引出，從而可省去時(shí)鐘同步電路，其可靠哈爾濱工程大學(xué)本科生畢業(yè)論文23 性和方便性也有了很大的提高，故可廣泛地應(yīng)用于放映機(jī)、數(shù)字電視、DVD錄像機(jī)和游戲機(jī)等系統(tǒng)中 [31]。 SAA7111AHZ 的內(nèi)部功能方框圖如圖 所示。圖中，從 SAA7111AHZ的四個(gè)模擬輸入端 AI1AI1AI21 、AI22 的某一引腳輸入的視頻圖像信號(hào)經(jīng)模擬處理后，一路可通過緩沖器輸出到 AOUT 端用于監(jiān)視，另一路經(jīng) A/D轉(zhuǎn)換器后則產(chǎn)生數(shù)字色度信號(hào)和亮度信號(hào)。在分別進(jìn)行亮度信號(hào)處理和色度信號(hào)處理后，其亮度信號(hào)處理結(jié)果的一路將送到色度信號(hào)處理器進(jìn)行綜合處理，產(chǎn)生的 Y 和 UV 信號(hào)經(jīng)格式化后從 VPO (16 位)輸出；另一路則進(jìn)入同步分離器，并經(jīng)數(shù)字 PLL 產(chǎn)生相應(yīng)的行和場同步信號(hào) HS 和 VS，同時(shí)，PLL 將驅(qū)動(dòng)時(shí)鐘發(fā)生器，以產(chǎn)生 HS 鎖定的時(shí)鐘信號(hào) LLC 和 LLC2。SAA7111AHZ 的所有功能均是在 I2C 總線控制下完成的，其中 SCL 為串行時(shí)鐘，SDA 為串行數(shù)據(jù)信號(hào)。色度信號(hào)處理電路和亮度 、 對(duì)比度 、 飽和度控制電路U VC / C V B S Y亮度信號(hào)處理電路YYY / C V B S同步信號(hào)分離電路L F C 0邊界掃描測試控制時(shí)鐘發(fā)生上電控制I I C 總線控制I I C 總線接口Y U V R G B轉(zhuǎn)換和輸出格式控制模擬處理控制C O N模擬處理模擬轉(zhuǎn)換A D 1 A D 2A O U TA I 1 1A I 1 2A I 2 1A I 2 2T D IT C KT M ST R S KT D OV SH SV R E F R T S 0 R T S 1 R T C O X T A L X T A L 1V P O ( 9 1 5 )P E YH R E FA O U TS D AS C LL L C 2C R E FL L CR E S圖 SAA7111AHZ 功能圖 SAA7111AHZ 的應(yīng)用電路SAA7111AHZ 的應(yīng)用電路圖是根據(jù)設(shè)計(jì)要求，參照其引腳信息與參考電路圖設(shè)計(jì)的。哈爾濱工程大學(xué)本科生畢業(yè)論文24 圖 所示為 SAA7111AHZ 的參考電路圖 [32]。圖 SAA7111AHZ 參考電路圖圖 所示為 SAA7111AHZ 的應(yīng)用電路圖。圖中，AI11 為模擬視頻輸入端，連接 10nF 的電容和 75Ω 后輸入SAA7111AHZ 的 12 腳 AI11，其余三路模擬輸入接地。 的晶振及其附屬電路與 555 腳相連。在芯片電源附近設(shè)置 100nF 和 10uF 的濾波電容。芯片的輸出信號(hào) VPO0VPO15 以及場同步 VREF、行同步 HS、LLC 時(shí)鐘、1/2LLC 時(shí)鐘等同步信號(hào)和 SDA、SCL 兩條 I2C 總線控制信號(hào)均與 FPGA 的 I/O接口相連。哈爾濱工程大學(xué)本科生畢業(yè)論文25