【正文】 input[3:0] num0,num1,num2,num3,num4,num5。 endmodule 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄 33 附錄 3 六位 7 段 LED 顯示程序 module xianshi(clksy,a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5,num0,num1,num2,num3,num4,num5)。 endcase end assign key=(key1==key2)?key1:639。 default:key2[5:0]=639。b10000100:key2[5:0]=639。d32。 839。b01000100:key2[5:0]=639。d10。 839。b01000001:key2[5:0]=639。d8。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄 32 839。b00100100:key2[5:0]=639。d6。 839。b00100001:key2[5:0]=639。d4。 839。b00010100:key2[5:0]=639。d2。 839。b00010001:key2[5:0]=639。d0。d48。 839。b01001000:key1[5:0]=639。d16。 839。b01000010:key1[5:0]=639。d9。 839。b00101000:key1[5:0]=639。d7。 839。b00100010:key1[5:0]=639。d5。 839。b00011000:key1[5:0]=639。d3。 839。b00010010:key1[5:0]=639。d1。 always (posedge clksy) begin case({~y[3:0],~x[3:0]}) 839。 //4*4 key ,low active output[5:0] key。 //clksy=64hz input clksy。 //clkss=5Hz end else count4[5:0]=count4[5:0]+cin2。d0。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄 30 always (negedge clk66MHz) if(count4[5:0]==639。 clk=~clk。d249) begin count3[7:0]=839。d0。 end else begin count2[7:0]=count2[7:0]+cin1。 //clksy=250Hz cin2=139。d0。 end always (negedge clk66MHz) if(count2[7:0]==839。 cin1=139。 end else begin count1[9:0]=count1[9:0]+1039。 cin1=139。d999) begin count1[9:0]=1039。 reg cin1,cin2。 reg[7:0] count3。 reg[9:0] count1。 output clk,clkss,clksy。黃金參考指南 》 .VerilogXLTM， 1996 [8] Charke K K． Phase measurement,traceability,and verification,theory and practice[J] ． IEEE Trans． IM， 1990， [9] 著，徐振林等譯 .《 Verilog HDL 硬件描述語言 》 .北京：機(jī)械工業(yè)出版社， 20xx 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄 29 附錄 1 分頻器程序 module clkfs(clk,clkss,clksy,clk66MHz)。 感謝我的同學(xué) 李小雷 、 鄒蕾 、 馬立剛 、 鄭志強(qiáng) 四 年來對我學(xué)習(xí)、生活的關(guān)心和幫助。 感謝 管小明 老師、 陳堅(jiān) 老師等對我的教育培養(yǎng)。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 致 謝 27 致 謝 本課題在選題及研究過程中得到 黃鄉(xiāng)生 老師的悉心指導(dǎo)。 綜上所述，在完成一個設(shè)計(jì)課題時(shí)，要充分考慮到各種問題，以及實(shí)現(xiàn)方法的優(yōu)越性，盡量使在滿足課題要求的前提下做到盡善盡美。 功能實(shí)現(xiàn)：例如鍵盤輸入 液晶顯示器依次顯示結(jié)果如下： 1.； 12.； 123.； ； ； 。 //定義寄存器 always (posedge clkss) begin if(key1) //如果 key1 不為 0 begin if(!key) //如果 key 為 0，即已經(jīng)松開按鍵 case(key1) //判斷 key1 的值 1:…… ； //對應(yīng)各值的處理方法，不 再 累贅 2:…… ； 3:…… ； ： ： 13： …… ； endcase end else //如果為 0，將檢測 key 的值，如果 key 不為零 //則將 key 的鍵位 113 賦值給 key1，不再 贅 述 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 結(jié) 論 26 關(guān)于小數(shù)點(diǎn)移動的功能實(shí)現(xiàn) 。但本設(shè)計(jì)不足的地方還有很多，相對來說，這是一個簡單的程序，可以改 進(jìn)的地方還有很多，如在鍵盤中加入 “+”“”“=”等鍵實(shí)現(xiàn)簡單計(jì)算器的功能，如加入百分秒寄存器實(shí)現(xiàn)秒表功能 ，設(shè)計(jì)要求的小數(shù)點(diǎn)功能也被我簡化成為了一個 1Hz 的連接線（ 見圖 45） ，這些升級功能暫且不提，在仿真時(shí)我發(fā)現(xiàn)了一個比較不方便的負(fù)面作用，在按鍵時(shí)只考慮了去抖，卻沒有考慮按鍵的延時(shí)，舉例來說，若按下 “←” 鍵，鍵盤模塊會立即響應(yīng)（ 250Hz）并傳遞鍵值給主模塊，主模塊將會在 秒（ 5Hz）內(nèi)響應(yīng)這個信號并改變 flag 的值，仿真在這里沒有出現(xiàn)問題，但是：如果在下一個 秒內(nèi)仍在繼續(xù)按著 “←” 鍵，主模塊將會 繼續(xù)改變 flag 的值，也就是說，如果按下 “←” 一秒， flag 將左移 5 次，而一般鍵盤卻是按下再彈起時(shí)才會做出響應(yīng) ，或持續(xù)按下一段時(shí)間后才會做出 “連加 ”響應(yīng)。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 4 章 程序仿真 24 圖 410 原理圖連接 本設(shè)計(jì)沒有外部鏈接，分頻模塊接入開發(fā)板內(nèi)置時(shí)鐘 66MHz 信號，輸入模塊接 4*4 行列式鍵盤 ，輸出部分為六位 7 段數(shù)碼管，小數(shù)點(diǎn)顯示部分直接接入 1Hz信號，作為時(shí)鐘狀態(tài)下秒的顯示信號。 圖 49 確認(rèn)鍵仿真 說明一下 key 值代表的含義： 110：表示輸入數(shù)字 1， 2， 3， … ， 9， 0； 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 4 章 程序仿真 23 16：左移 32：右移 48：修改 /確認(rèn) 由以上多圖仿真可看出，程序功能完全正確。 圖 47 移位仿真 4）修改仿真 如圖 48。 圖 45 時(shí)鐘仿真 2）閃爍仿真，如圖 46。 圖 44 LED 輸出信號 由圖可得：片選信號正常工作， a,b,c,d,e,f,g 七段信號隨片選信號變化，對比共陰極數(shù)碼管真值表 21，仿真結(jié)果正確。 第二次按下 x3,y2 鍵，即 7 鍵，輸出 key[5:0]=7； 第 三 次按下 x2,y2 鍵，即 6 鍵，輸出 key[5:0]=6. 可看出仿真結(jié)果完全正確。 行列式鍵盤程序仿真 這部分的仿真比較簡單，如圖 42 所示 。 如圖可看出：在 clksy 取反 6 次的時(shí)間內(nèi)， clkss 取反一次， clk 取反 3 次，仿真結(jié)果正確。d5) ； 其他程序部分無任何改變， 圖 41 為修改后的程序 仿真結(jié)果 。d2) ； 將寄存器 4 的分頻 比 50： 1 改為 6： 1， 即： if(count4[5:0]==639。d1) ； 將寄存器 3 的分頻比 250： 1 改為 3： 1， 即： if(count3[7:0]==839。d0)； 寄存器 2 的分頻比 132： 1 改為 2： 1， 即： if(count2[7:0]==839。 下圖為將 寄存器 1 的分頻比 1000： 1 改為 1： 1， 即： if(count1[9:0]==1039。bz):sum[23:20]。bz):sum[19:16]。bz):sum[15:12]。bz):sum[11:8]。bz):sum[7:4]。bz):sum[3:0]。d0。d0。b000001。b000010。b000100。b001000。b010000。b100000。 end else sum[19:16]=sum[19:16]+cinmin。 sum[23:20]=sum[23:20]+439。d9) begin sum[19:16]=439。d0。 end end else if(cinmin) begin if(sum[23:16]==839。d0。 end else if(flag1==5) begin if(key==639。d0。 end 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 18 end end always(posedge clkss) begin if(sel) begin if(flag1==4) begin if(key==639。 end end else begin sum[11:8]=sum[11:8]+cinsec。d1。 cinmin=1。d5) begin sum[15:12]=439。d0。 end end else if(cinsec) begin if(sum[11:8]==439。d0。 end else if(flag1==3) begin if(key==639。d0。 end end end always(posedge clkss) begin if(sel) begin if(flag1==2) begin if(key==639。 end end 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 17 else begin sum[3:0]=sum[3:0]+seccin。d1。 cinsec=1。d5) begin sum[7:4]=439。d0。 end end else if(seccin) begin if(sum[3:0]==439。d0。 //key 低四位不為零則賦值 end else if(flag1==1) begin if(key==639。d0。 end end always(posedge clkss) begin if(sel) //判定是否為修改狀態(tài) begin if(flag1==0) begin if(key==639。d1。 seccin=1。d4) begin sumsec[2:0]=339。d1。d5。 //如果 flag 不為 0 ，那么 flag 減 1 end else if(key==639。d16) //如果為 ← 鍵