【正文】 Slave control systems mandate a single processor of the control unit ,includes a mand receiving host system ,reads the configuration parameters, associated with logical puting, called subtasks performing the the main control system and auxiliary control systems, and auxiliary control systems and auxiliary control system interfaces to interact through the task, the task interface includes a software interface and hardware interfaces, software interfaces refers to the data message interface, hardware interface refers to the signal port.Centralized control, all control task throughout the entire baseband to RISC processor (equivalent to an operating system),DSP no longer maintain their own separate task queue, and no longer has the task of interactive interfaces between multiple DSP, only retain data transmission,RISC for all peripheral interrupt prioritization and response, considering the control scheme described in this article centralized control, thereby greatly reducing the consumption of various DSP processors.8. control schemeMost of the time the mobile terminal is in IDLE mode, and may be in a discontinuous reception (DRX) state, only required to a broadcast channel and a specific paging group PCH for monitoring ,So can be shut off in specific time frame system of the high speed clock, reduce the power consumption of the system. base clock designSOC chip described in this 。最后，對評閱該論文的所有老師們表示最崇高的敬意和真摯的感謝！ 參考文獻[1] 王煒，楊新苗，[M].北京: 科學出版社，2002.[2] 的實時交通燈控制系統(tǒng)的設(shè)計與實現(xiàn)[D].華中科技大學， 2011.[3] [M].北京:科學出版社，2008: 3341.[4] 段進宇，繆立新，江見鯨. 面向中國城市的先進交通控制系統(tǒng)的設(shè)計規(guī)劃[J]. 清華大學學報 (自然科學版)，2001，6: 029.[5] FPGA 的交通燈控制系統(tǒng)的設(shè)計與實現(xiàn)[D].昆明: 昆明理工大學，2010.[6] . 基于FPGA 的交通燈控制器實現(xiàn)[J]. 中國儀器儀表，2003 (9): 4143.[7] 許文建，陳洪波， HDL實現(xiàn)基于 FPGA 的分頻方法[J]. 2007.[8] [D].西北大學，2010.[9] 數(shù)字電子系統(tǒng)設(shè)計與開發(fā)實例導(dǎo)航[M]. 人民郵電出版社，2005.[10] 徐志軍，[M]. 電子工業(yè)出版社，2002.[11] 楊貴，鄭善賢. 基于FPGA 的交通燈控制器實現(xiàn)[J]. 中國儀器儀表，2003 (9): 4143.[12] 李澤軍. 基于AHDL/CPLD 的乒乓球模擬游戲的設(shè)計[J]. 2008.[13] 黃智偉. 全國大學生電子設(shè)計競賽電路設(shè)計[M].北京: 北京航空航天大學出版社，2006.[14] 潘松，[M].成都: 電子科技大學出版社，.[15] 高培軍. 基于FPGA 的多種形式分頻的設(shè)計與實現(xiàn)[J].今日電子, 2004 (5): 3031.[16] [J].北京: 電子工業(yè)出版社，2007.附錄一、英文原文The Design of Physical Layer Controller on Baseband ChipTIAN Fei1 YANG Hong2( ChongQing University of Posts and Telemunications, 400065, china)Abstract: The Physical Layer Controller (L1C) schemes on the multicores chip are discussed, and proposed a Physical Layer Control scheme on GSM baseband chip, and designed a based clock unit according the frame structure of GSM, and established the physical layer scheduling sequence, initially pleted the scheduling and controlling of multicores on SOC.Key Words: GSM；Physical Layer Controller；SoC；scheduling0 引言 Current mobile phones as baseband processor core, its main function such as implementing protocol processing, human interface and simple applications and so on. GSM is the world39。同時要感謝我的學校，讓我愉快而有意義的度過這四年的大學時光，讓我學會專業(yè)知識的同時，也學會了很多做人的道理。本次畢業(yè)設(shè)計從選題、編程設(shè)計到畢業(yè)論文整個過程都傾注了楊虹老師的心血，在此，我要向楊虹老師致以我最誠摯的敬意和真心的感謝！當然，在畢業(yè)設(shè)計過程中，少不了師長師姐與用同學們的幫助，在我遇到疑惑時，都伸出援助之手，為我解疑答惑。在畢業(yè)設(shè)計中，楊虹老師提供給我很多具有針對性的意見，通過這短短幾個月的畢業(yè)設(shè)計環(huán)節(jié)的不斷學習，無論在基礎(chǔ)理論知識、軟件操作技能、硬件實踐動手能力，還是獨立思考問題能力等方面我都有了很大的進步。 致 謝本次畢業(yè)設(shè)計的完成很大程度上歸功于導(dǎo)師楊虹教授的悉心指導(dǎo)和嚴格要求。交通控制理論正在不斷的向前發(fā)展，關(guān)于控制決策、控制理論等方面也都有了一些新的想法。另外，F(xiàn)PGA的功能十分強大，在最后的分析報告中，可以看出此次設(shè)計的交通燈控制系統(tǒng)的資源占用率僅為1%，還有相當多的資源可以利用，比如FPGA應(yīng)用廣泛的圖像處理等領(lǐng)域。論文所設(shè)計的交通燈控制系統(tǒng)綠燈通行時間相對固定，只是保證主干道通行時間長于副干道。可以采用“規(guī)模分檔”的時長智能控制原則，即把東西方向或者南北方向的車輛按數(shù)量規(guī)模進行分檔，同時東西方向或者南北方向的交通燈時長也按一定的規(guī)模分檔，這樣可以實現(xiàn)按照車流量規(guī)模給定交通燈的時長，達到最大限度的車輛放行。論文設(shè)計的交通燈控制系統(tǒng)和實際交通燈控制系統(tǒng)相比，在執(zhí)行起來基本一致，做到了接近的程度，但是由于本人精力和實驗室條件的限制，依然有一些問題沒有涉足。第二節(jié) 展 望智能交通燈控制系統(tǒng)是智能交通系統(tǒng)的一個組成部分，智能交通系統(tǒng)在我國的發(fā)展還很落后，處于剛起步階段，還有很多的問題有待解決。芯片的價格也在不斷下降，F(xiàn)PGA已經(jīng)越來越受到人們的重視，成為EDA設(shè)計的首選。在EDA基礎(chǔ)上，還可以根據(jù)其他路段的實際交通運行狀況，設(shè)計出具有針對性的交通燈。PLC處理器將會長期處于大功率和超負荷的臨界工作狀態(tài)，客觀上限制了程序的更新和升級換代。另一方面，由于PLC內(nèi)存容量有限，在工業(yè)控制中，PLC程序通常不能超過中央處理器內(nèi)存大小的60%。利用FPGA設(shè)計的交通燈控制系統(tǒng)也有很多優(yōu)勢。第五章 結(jié)論與展望第一節(jié) 結(jié) 論 論文以EDA技術(shù)作為該實驗的基礎(chǔ)，以FPGA為平臺，利用該軟件的集成功能實現(xiàn)了交通燈的控制電路設(shè)計的實現(xiàn)和驗證。、TQFP封裝，有5980個邏輯單元，2個鎖相環(huán)，20個M4K RAM塊，其中每個RAM為4kbit，可以另加一位奇偶校驗位。市面上很多核心板或開發(fā)板，為節(jié)省成本和減小復(fù)雜度，省掉了很多電容，這樣的系統(tǒng)能穩(wěn)定嗎？，當您的外設(shè)掛載較多或是所消耗電流較大時，大功率電源的優(yōu)勢就顯現(xiàn)出了。在這個系統(tǒng)設(shè)計中，所有的數(shù)碼管和二極管均為共陰極顯示。將一個倒計時分解成兩個一位數(shù)，例如將54分解成5和4。我們只舉其中一個為例子：clk為倒計時的時鐘脈沖，當loadat為高電平時，將atin傳遞給atout，clk的上升沿每來一次，atout減一次。兩個模塊分別倒計時東西方向和南北方向。即一一對應(yīng)。接下來，main模塊直接接受s的值來輸出相應(yīng)的紅綠燈亮滅狀態(tài)。at，bt分別是東西方向和南北方向的倒計時初值。1hz的信號經(jīng)過control模塊的處理，通過計數(shù)使s變化為不同的值，s代表的是交通燈時序圖的狀態(tài)，一共有6個狀態(tài)（s0——s5）。 頂層文件設(shè)計原理圖 頂層文件波形仿真結(jié)果圖在頂層文件[16]波形仿真結(jié)果圖中，有一個頻率為1khz輸入信號clk1khz，它是外部的信號對整個系統(tǒng)設(shè)計的輸入端口。保存并仿真[15]。然后將各個模塊用具有電氣性質(zhì)的導(dǎo)線連接起來，這樣原理圖文件就建好了。這些模塊均經(jīng)過設(shè)計、編譯、仿真，結(jié)果正確。七、頂層文件設(shè)計交通燈的頂層文件是一個原理圖文件，它包含7個元件，每一個元件均是由一個模塊程序生成。圖中，輸出信號的值隨著輸入信號的變化而相應(yīng)的變化。六、譯碼顯示模塊設(shè)計 譯碼顯示模塊將上一個模塊輸出四個一位數(shù)譯碼成相對應(yīng)的七位數(shù)碼管段碼，完成倒計時的譯碼和顯示。圖中at，bt的值不斷變化，而aout1，aout2都能將at的值分解成個位和十位，其中aout1代表十位，aout2代表個位；bout1，bout2都能將bt的值分解成個位和十位，其中bout1代表十位，bout2代表個位。 ： 譯碼程序仿真結(jié)果圖在譯碼程序仿真結(jié)果圖中，at，bt為輸入信號，at，bt的范圍為0~80。從圖中我們可以看出S的狀態(tài)從“000”到“101”，共六個狀態(tài)，每一個狀態(tài)都對應(yīng)相應(yīng)的紅綠燈亮滅的狀態(tài)，仿真結(jié)果完全正確，符合預(yù)期。 lrgy為輸出信號，代表整個紅綠燈的亮和滅的情況，燈的排序從高位到低位排列，方向上是先東西方向，后南北方向。直接改變并驅(qū)動紅綠燈的亮和滅。 end process。 end case。 when 101 = b:=00010100。 when 011 = b:=11000100。 when 001 = b:=01000010。architecture a of main isbegin process(s) variable b:std_logic_vector(7 downto 0)。 lrgy:out std_logic_vector(7 downto 0))。use 。end a。在btdaojishi模塊程序仿真結(jié)果圖中，clk為1hz的輸入信號，loadbt為bt計數(shù)器的裝載信號，當loadbt為高電平時，將輸入信號btin的值裝載到計數(shù)器中，開始執(zhí)行減一操作，每接受一次clk，執(zhí)行一次，并將結(jié)果輸出。else countbt=countbt1。139。程序里每檢測到一個脈沖clk，： atdaojishi模塊程序仿真結(jié)果圖在atdaojishi模塊程序仿真結(jié)果圖中，clk為1hz的輸入信號，loadat為at計數(shù)器的裝載信號，當loadat為高電平時，將輸入信號atin的值裝載到計數(shù)器中，開始執(zhí)行減一操作，每接受一次clk，執(zhí)行一次，并將結(jié)果輸出。在每次給at，bt賦值時，都會使另一個輸出信號loadat，loadbt變成高電平，從而可以觸發(fā)下一模塊的裝載。: control模塊程序仿真結(jié)果圖在control模塊程序仿真結(jié)果圖中，只有一個輸入信號clk，它是一個頻率為1hz的時鐘脈沖信號，輸出信號有3個分別是s、at、bt。 if t=130 then t=0。 t=t+1。 elsif t=125 then s=101。 loadat=39。 elsif t=80 then s=100。 loadbt=39。 elsif t=65 th