【正文】 Since the support mold piece turns a design, support layer39。s tread electric circuit with random the design of electric circuit, this be the other hardware description although the language can39。s at the beginning e out by American Ministry of National Defense development to provide the American solider with the credibility which uses to raise a design with cut 1 kind of development period to use the scope smaller design language. VHDL,Translating into chinese is soon extremely high the description language of the integrated circuit it of the application mainly is an application in the design of numerical electric , it is in the application most in china is the design which uses in the FPGA/CPLD/ in some units with stronger real strenght, it is also use to design ASIC. The VHDL mainly useds for the structure, behavior which describes numerical system, function with addition to implying many languages sentence which have a hardware characteristic, VHDL languages forms and description style and sentence construction are very similar at general calculator deluxe procedure structure characteristics is an engineering design, or call that the design entity(can be a ponent, an electric circuit mold piece or a system) is divided into exterior(or call but part, and port) with inner part(or call to can39。s in 20 centuries, calculator assistance manufacturing, calculator assistance test and calculator lend support to the concept of engineering a development since EDA technique is to take calculator as tool, design at EDA software terrace up, use the hardware description language HDL pletion a design a document, then is of oneself pleted logic to edit and translate, turn Chien, partitioned by the calculator, prehensive, excellent turn, set up, cloth line with imitate really, until for particular target chip of proper go together with to edit and translate, the logic reflect to shoot with plait distance download etc. EDA technical emergence, biggest raised efficiency and maneuverability of electric circuit design, eased to design of labor strength. These spare parts can pass a software plait a distance but as to it39。s nation, has been being actively investigating a new design method of the electronics electric circuit, and carried on an exhaustive change in the aspects of designing a method, tool wait, obtain huge the design realm of the electronics technique, the application of programmable logic spare part(like CPLD, FPGA), have already got extensive universality, these spare parts brought tremendous vivid for the design of numerical spare parts can pass a software plait a distance but as to it39。 畢業(yè)設(shè)計 第 22 頁 共 38 頁 參考文獻 [1]潘松 ,黃繼民 .EDA 技術(shù)實用教程 .北京 :科學(xué)出版社 ,2020版 . [2]朱正偉 .EDA技術(shù)與應(yīng)用 .北京 :清華大學(xué)出版社 ,2020版 . [3]曾素瓊 .EDA技術(shù)在數(shù)字電路中的探討 [M].重慶：重慶大學(xué)出版社， . [4]譚會生 .EDA技術(shù)綜合應(yīng)用實例與分析 .西安 :西安電子科技 大學(xué)出版社 ,2020版 . [5]Pan Song Application foreground of CPLD/FPGA in electron design[J] Electon technology apply 1997,(7):1621. [6]林濤 .基于 VHDL語言的交通信號控制器的設(shè)計與實現(xiàn) [M].北京： 希望電子出版社， . [7]黃任 ,VHDL 入門 .解惑 .經(jīng)典實例 .經(jīng)驗總結(jié) .北京 :北京航空航天大學(xué)出版社 . 2020. [8]于潤偉 .數(shù)字系統(tǒng)設(shè)計與 EDA技術(shù) .北京 :機械工業(yè)出版社 ,2020版 . [9]陶濤 .基于 VHDL語言實現(xiàn)十字路口交通燈設(shè)計 [M].武漢 :武漢理工大學(xué)出版社， . [10]Wei zhou, Zong qiang, Jian new development of precision frequency measurement techniquc[C], preceedings of the 1995 IEEE internitional frequency control symposium .P P. 354 35 9 , 1995. [11]潭會生 ,張昌凡 .EDA技術(shù)及應(yīng)用 .西安 :西安電子科技大學(xué)出版社 ,2020版 . [12]褚振勇 .FPGA設(shè)計與應(yīng)用 .西安 :西安電子科技大學(xué)出版社 . [13]楊恒新 .自頂向下法設(shè)計交通燈控制系統(tǒng) [M].北京： 中國科學(xué)文化出版社， . 畢業(yè)設(shè)計 第 23 頁 共 38 頁 附錄 A 英文文獻 The development of EDA and the application of VHDL 9039。 再 次 ， 要感謝 在 畢業(yè)設(shè)計 過程中幫我提供研究資料的同學(xué)們 ， 如果沒有他們的幫助，此次設(shè)計的完成將變得非常困難。這對我接下來能夠順利地完成設(shè)計工作起到了良好的鋪墊作用。 每次在設(shè)計中遇到困難時，何老師都會幫助我解決一道道難題，并且鼓勵我要敢于想象敢于創(chuàng)新。 在這里首先要感謝我的導(dǎo)師 何偉 老師。畢業(yè)設(shè)計 第 21 頁 共 38 頁 致謝 經(jīng)過 一段時間 的忙碌和 學(xué)習(xí) ，本次畢業(yè)設(shè)計已經(jīng)接近尾聲 了。而且， VHDL語言對 EDA技術(shù)產(chǎn)生的影響也是深遠的，他縮短了電子產(chǎn)品的設(shè)計周 期，為設(shè)計者提供了方便。但由于經(jīng)驗上的不足，有些地方還需要做進一步地改善。程序中所用到得數(shù)據(jù)均可以根據(jù)實際情況進行設(shè)置，修改靈活方便。 本設(shè)計在確立總體預(yù)期實 現(xiàn)功能的前提下，分層次進行設(shè)計。分別用紅、黃、綠、藍等的不同組合來指揮兩個方向的通車與禁行，用數(shù)碼管作為倒計時指示，實時的控制當(dāng)前交通燈時間使 LED 顯示器進行倒計時工作并與狀態(tài)燈保持同步，在保持交通安全的同時最大限度的提高交通順暢交替運行。同時給出了軟硬件設(shè)計方法。 硬件驗證的實物圖見附錄 C。 通過驗證，交通燈的亮滅狀態(tài)與數(shù)碼管顯示倒計時時間一致，與設(shè)計原理相符合，基本上達到了一個交通指示燈的要求。 圖 45s 整體仿真圖 畢業(yè)設(shè)計 第 19 頁 共 38 頁 5 硬件驗證 首先選擇器件 EPM7128SLC8415，使用 ByteBlaste 下載電纜把項目以在線配置的方式下載到實驗箱的 EPM7128SLC8415器件中， 整個電路的標準 1s信號有實驗箱上信號源提供，信號燈輸出部分AY、 AL、 AR、 AG、 BY、 BL、 BR、 BG分別接到八個發(fā)光二極管上，從而可以顯示甲乙車道的紅綠燈亮滅的狀態(tài)。 圖 45s 譯碼模塊仿真圖 (7)顯示控制模塊仿真結(jié)果： 圖 ，乙路的 60s紅燈的使能信號 en60b為高電平，甲路的 10s左拐燈得使能信號 en10a為高電平，輸出由對應(yīng)的定時輸入數(shù)據(jù)得到，最后分別將數(shù)據(jù)輸出到譯碼電路。圖中 ain4 是譯碼前的 BCD 碼， dout7 是輸出給 7 段數(shù)碼管的 7為二進制數(shù)，由于采用的是共陰數(shù)碼管，所以輸出對應(yīng)位的 1代表 對應(yīng)段亮。 圖 5s 定時單元模塊仿真圖 (5)60s定時單元仿真結(jié)果： 圖 60s定時單元仿真時序，在整個電路中控制紅燈的亮滅，甲路的 60s使能信號 en60a為高電平，輸出根據(jù)時鐘信號計時，開始先清零，然后從 60s 開始倒計時輸出到顯示電路，表示甲畢業(yè)設(shè)計 第 17 頁 共 38 頁 路進行 60s倒計時。 畢業(yè)設(shè)計 第 16 頁 共 38 頁 圖 45s 定時單元模塊 仿真圖 （ 3） 10s定時單元仿真結(jié)果： 圖 所示 10s 定時單元的仿真時序，在整個電路中控制黃燈的亮滅，乙路的 10s 使能信號en10b 為高電平，輸出根據(jù)時鐘信號計時，開始先清零，然后從 10s 開始倒計時輸出到顯示電路，表示乙路左拐進行 10s倒計時。數(shù)碼管顯示 9 4. 4 各模塊及整體仿真結(jié)果 （ 1）交通燈控制模塊仿真結(jié)果： 如圖 ，當(dāng) ag、 al、 ay、 ar為高電平時代表甲路綠、左拐、黃燈依次按順序亮，此時乙路對應(yīng) br為高電平，也就是的紅燈亮；當(dāng)甲路為紅燈，也就是 ar為高電平時，乙路綠、左拐、黃燈依次按順序亮，也就是 bg、 by、 bl 依次為高電平。數(shù)碼管顯示 7 when 1000=dout7=1111111。數(shù)碼管顯示 5 when 0110=dout7=1111101。數(shù)碼管顯示 3 when 0100=dout7=1100110。數(shù)碼管顯示 1 when 0010=dout7=1011011。 when 0000=dout7=0111111。 輸入四位 BCD碼 dout7:out std_logic_vector(6 downto 0))。 （ 5）譯碼顯示 顯示譯碼電路生成器件如圖 ，將用于顯示 BCD 碼數(shù)據(jù)進行譯碼，將顯示控制輸出的四位二進制數(shù)送入譯碼器后顯示到共陰數(shù)碼管上。 then t3b=t3b+1。or en5b=39。) then if en5a=39。event and clk=39。 architecture art of t5s is signal t3b:std_logic_vector(2 downto 0)。 輸入的 標準時鐘和使能信號 dout5:out std_logic_vector(7 downto 0))。 （ 4） 5s定時單元控制兩路黃燈的顯示時間，從 DOUT5端口輸出到顯示控制模塊的 AIN5 端口，5s定時單元模塊生成器件如圖 ， EN5A、 EN5B分別甲路和乙路紅燈的使能信號控制應(yīng)該那一路紅燈亮。 then t4b=t4b+1。or en10b=39。) then if en10a=39。event and clk=39。 architecture art of t10s is