【導讀】MCS-51是Intel公司生產(chǎn)的其中一個單片機系列的名稱。該系列單片機誕生于。1980年，功能強大、應用方便，已成為單片機領域的實際標準。巧靈活，成本低，易于產(chǎn)品化，方便地組成各種智能測試設備及各種智能儀器儀表。以很方便地實現(xiàn)多機和分布式控制。而VHDL語言則是應用廣泛的一種硬件描述。語言，目前越來越多的廠商、科研機構(gòu)在使用VHDL語言進行系統(tǒng)開發(fā)。程、以EDA開發(fā)軟件QuartusII為設計平臺，經(jīng)過編譯、調(diào)試、修改、仿真測試，實現(xiàn)MCS-51單片機的算術模塊功能。

　　

【正文】 t (diva_i:in std_logic_vector(7 downto 0)。 divb_i:in std_logic_vector(7 downto 0)。 基于 FPGA的 MCS51單片機的算術 運算模塊設計 23 qutnt_o:out std_logic_vector(7 downto 0)。 rmndr_o:out std_logic_vector(7 downto 0))。 end div。 architecture rtl of div is begin p_divide:process(diva_i,divb_i) variable v_diva:unsigned(7 downto 0)。 variable v_dffrnc:unsigned(7 downto 0)。 variable v_qutnt:unsigned(7 downto 0)。 begin v_diva:=unsigned(diva_i)。 for i in 7 downto 0 loop if conv_std_logic_vector(v_diva(7 downto i),8)=divb_i then v_qutnt(i):=39。139。 v_dffrnc:=conv_unsigned(v_diva(7 downto i),8)unsigned(divb_i)。 if i/=0 then v_diva(7 downto i):=v_dffrnc(7i downto 0)。 v_diva(i1):=diva_i(i1)。 end if。 else v_qutnt(i):=39。039。 v_dffrnc:=conv_unsigned(v_diva(7 downto i),8)。 end if。 基于 FPGA的 MCS51單片機的算術 運算模塊設計 24 end loop。 rmndr_o=std_logic_vector(v_dffrnc)。 qutnt_o=std_logic_vector(v_qutnt)。 end process p_divide。 end rtl。 圖 48 是對 div 除法器功能進行軟件仿真的仿真結(jié)果，圖中可知，乘法器計算結(jié)果以及標志的輸出均正確。 圖 48 div 功能仿真圖 十進制調(diào)整器 設計 Adjust 十進制調(diào)整器模塊是針對于單片機中的 DA 指令而設計的，主要用來實現(xiàn)二十進制轉(zhuǎn)換。當 DA 指令代碼通過 control 模塊傳送到 alu 模塊后，由 alu 模塊的子模塊 alumux 進行譯碼，進而選中 adjust 模塊進行相應的轉(zhuǎn)換操作，轉(zhuǎn)換結(jié)束后輸出結(jié)果到 control 模塊 ， adjust 模塊實體圖如圖 49 所示 圖 49 adjust 模塊實體圖 基于 FPGA的 MCS51單片機的算術 運算模塊設計 25 進制調(diào)整指令是對累加器 A 中的值進行十進制調(diào)整，使中的結(jié)果為 2 位BCD 碼數(shù)。調(diào)整的基本規(guī)則為 : 若 A0～ 39 或 AC=1，則進行低 4 位加 6 修正： A+06H→A。 若 A0～ 39 或 CY=1，則進行高 4 位加 6 修正： A+06H→A. 注意只要累加器 A 的高四位 (A7～ 4)經(jīng)過調(diào)整，那么進位標志位就要被置位。但是該指令不影響輔助進位標志和溢出標志。 該模塊的輸入為 data_i 和cy_i，輸出為 data_o 和 cy_o。其中 data_i 為輸入的待轉(zhuǎn) 換數(shù)據(jù)， cy_i 為狀態(tài)標志寄存器 PSW 中的 Cy 位和 AC 位， Cy 位為高位 ,AC 位為低位。 data_o 為轉(zhuǎn)換后的輸出數(shù)據(jù)， cy_o 為狀態(tài)標志寄存器 PSW 中的 Cy 位。Adjust 模塊的 VHDL 程序 如下： library ieee。 use 。 use 。 entity adjust is port(data_i:in std_logic_vector(7 downto 0)。 cy_i:in std_logic_vector(1 downto 0)。 data_o:out std_logic_vector(7 downto 0)。 cy_o:out std_logic)。 end adjust。 architecture rtl of adjust is begin process(data_i,cy_i) variable v_cy:std_logic_vector(1 downto 0)。 variable v_nxtcy:std_logic。 variable v_tmpda:unsigned(8 downto 0)。 基于 FPGA的 MCS51單片機的算術 運算模塊設計 26 variable v_tmpda1:unsigned(4 downto 0)。 variable v_pvl:unsigned(3 downto 0)。 begin v_tmpda(7 downto 0):=unsigned(data_i)。 v_tmpda(8):=39。039。 v_cy:=cy_i。 v_nxtcy:=39。039。 for i in 0 to 1 loop if 7i*4=4 then v_pvl:=conv_unsigned(0,4)。 v_pvl(7i*4 downto 0):=v_tmpda(7 downto i*4)。 if(v_cy(i)=39。139。)or(v_pvlconv_unsigned(9,4))then v_tmpda(8 downto i*4):=v_tmpda(7 downto i*4)+ conv_unsigned(6,v_tmpda(8 downto i*4)39。LENGTH)。 end if。 v_cy(i):=v_tmpda(8)or v_cy(i)。 else v_pvl:=v_tmpda(i*4+3 downto i*4)。 v_tmpda1:=conv_unsigned(0,5)。 if(v_cy(i)=39。139。)or(v_pvlconv_unsigned(9,4))then for j in i to 1 loop if 7j*4+3 then v_tmpda1:=v_tmpda(j*4+3 downto j*4)+conv_unsigned(6,5)。 基于 FPGA的 MCS51單片機的算術 運算模塊設計 27 v_nxtcy:=v_tmpda1(4)。 v_tmpda(j*4+3 downto j*4):=v_tmpda1(3 downto 0)。 v_cy(j):=v_tmpda1(4)or v_cy(j)。 else v_tmpda(8 downto j*4):=v_tmpda(7 downto j*4)+ conv_unsigned(v_nxtcy,v_tmpda(8downto j*4)39。LENGTH)。 v_cy(j):=v_tmpda(8)or v_cy(j)。 end if。 end loop。j end if。 end if。 end loop。i cy_o=v_cy(v_cy39。HIGH)。 data_o=std_logic_vector(v_tmpda(7 downto 0))。 end process。 end rtl。 圖 410 是對 adjust 十進制調(diào)整器器功能進行軟件仿真的仿真結(jié)果，圖中可知，十進制調(diào)整器計算結(jié)果以及標志的輸出均正確。 圖 410 adjust 功能仿真圖 基于 FPGA的 MCS51單片機的算術 運算模塊設計 28 第五章 總結(jié)與展望 通過此次的畢業(yè)設計，讓我對單片機有了更深一步的認識，對 VHDL 的編程熟練程度有了進一步的提高，同時對 EDA 實驗平臺的操作程序再一次鞏固。在本次設計中程序的編寫與仿真的工作最為艱辛，著重表現(xiàn)在開 始程序的整體思路不夠明確，所以程序的各個進程的實現(xiàn)比較艱難，通過教員和 同學的幫助算術運算模塊的程序編譯通過。 本次畢業(yè)設計讓我充分體驗到 VHDL 編程語言的靈活性， EDA 的自頂向下設計的 設計思想，直接從行為設計出發(fā) 。 從 行為級描述、行為級優(yōu)化與 RTL級描述的轉(zhuǎn)化 、 選定工藝庫，確定約束條件，完成邏輯綜合與邏輯優(yōu)化、門級仿真、測試生成、布局布線 (Pamp。R： Place and Routing)、參數(shù)提取， 到 后仿真，到最后的制版、流片。充分展現(xiàn)了 EDA 技術的 優(yōu)越性。同時 EDA 采用硬件描述語言 (VHDL)作為設計輸入、庫 (Library)的引入、設計文檔的管理、強大的系統(tǒng)建模、電路仿真功能、開發(fā)技術的標準化、規(guī)范化以及 IP 核的可利用性、適用于高效率大規(guī)模系統(tǒng)設計的自頂向下設計方案、全方位地利用計算機自動設計、仿真和測試技術、對設計者的硬件知識和硬件經(jīng)驗要求低、高速性能好。這是與以 CPU 為主的電子系統(tǒng)相比、純硬件系統(tǒng)的高可靠性，使開發(fā)變得簡易、高效、可靠。 硬件描述語言 VHDL 與 Verilog 已成為當今 EDA 平臺開發(fā)的主流語言，熟練運用將是一名電子信息專業(yè)學生的一項基本技能。將此項技能應用到實踐當中，將有助于提高自己開發(fā)的思維 敏捷度、開發(fā)編程的熟練度。 基于 FPGA的 MCS51單片機的算術 運算模塊設計 29 致謝 在不斷的發(fā)現(xiàn)錯誤和解決問題的過程中，我完成了此次最具有人生意義的畢業(yè)設計。在本次的設計中，正式在許多好心的教員和同學的指導幫助下，我的畢業(yè)設計才能順利的完成。 在這里，特別感謝我的指導章軼教員，正是有了您的幫助和您所給予的技術指導，我的設計少走了不少彎路， 再次我還要感謝 304 所有的教員，正是有你們孜孜不倦的教導我們才讓我的大學充實，在 你們 時刻關心著我的設計進展，督促我們設計的按時按質(zhì)完成，在你們的幫助下， 我將所掌握的知識能夠運用到實踐中，提高了自己的能力。 同時 感謝我 的同學 于鵬 等人的幫助與合作。以及感謝學院給予我們電子 信息 專業(yè)畢業(yè)設計工作的大力支持。 最后，再次向大家表示我 最 誠意的感謝！ 基于 FPGA的 MCS51單片機的算術 運算模塊設計 30 參考文獻 ［ 1］ 潘 松，王國棟 .VHDL 實用編程 .杭州：電子科技大出版社， 2020. ［ 2］ 秦實宏，周龍，肖忠等 .單片機原理與應用技術 .北京：中國水利水電出版社， 2020. ［ 3］ 趙曙光，郭亡有，楊頌華，唐旻 .可編程邏輯器件原理、開發(fā)與應用 .西安：西安電子科大學出版社， 2020. ［ 4］ 高有堂，喬建良，徐源等 .EDA 技術及應用實踐 .北京：清華大學出版社，2020 ［ 5］ 孫 鵬 .兼容 8051 單片機 IP 核設計： 171。碩士學位論文 187。. 山東，山東大學， 2020. ［ 6］ Altera 公司 . Quartus II 簡介 .美國： Altera 公司， 2020 ［ 7］ 何立民 ,單片機應用系統(tǒng)設計 ,北京：航天航空大學出版社 ,2～ 5,46～ 50 ［ 8］ 李廣弟 ,單片機基礎 ,北京：北京航空航天大學出版社 ,2020,56～ 64 ［ 9］ 張毅剛 ,彭喜元 ,新編 MCS51 單片機應用設計 ,第一版 ,哈爾濱工業(yè)大學出版社 ,2020,25～ 27,411～ 417 ［ 10］ 黃惠媛 ， 《單片機原理與接口技術》 ， 海洋出版社 ［ 11］ 周平 ， 伍云輝 ， 《單片機應用技術》 ， 電子科技大學出版社