【正文】 業(yè)控制、航空領域中廣泛應用。特別是在航空航天及軍工等特殊領域，美國等少數(shù)國家對先進的技術保持封鎖。國內(nèi) IC 企業(yè)介入FPGA 的時間并不長，多數(shù)公司還處于學習階段 。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開發(fā)軟件和 Xilinx 公司的ISE 開發(fā)軟件。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus， 1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。設計者無須精通器件內(nèi)部的復雜結構，而只需要使用自己熟悉的設計輸入工具（如原理圖或者 HDL 語言）把自己的設計輸入到計算機中， Max+Plus II 就會自動把這些設計轉(zhuǎn)換成最終結構所需的格式，用戶只要把最后生成的配置數(shù)據(jù)通過下載電纜下載到芯片中，即完成了所有的工作。而且，隨著器件結構和性能的不斷提高，器件集成度的不斷擴大， Altera 始終能夠同步推出與之相適應的開發(fā)工具，滿足了設計者的要求，近年來一直保持著一年一個新版本的更新進度。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開發(fā)軟件和 Xilinx 公司的ISE 開發(fā)軟件。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus， 1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。設計者無需精通器件內(nèi)部的復雜結構，而只 5 需要使用自己熟悉的設計輸入工具（如原理圖或者 HDL 語言）把自己的設計輸入到計算機中， Max+Plus II 就會自動把這些設計轉(zhuǎn)換成最終結構所需的格式，用戶只要把最后生成的配置數(shù)據(jù)通過下載電纜下載到芯片中，即完成了所有的工作。而且，隨著器件結構和性能的不斷提高，器件集成度的不斷擴大， Altera 始終能夠同步推出與之相適應的開發(fā)工具，滿足了設計者的要求，近年來一直保持這一年一個新版本的更新進度。 Quartus II 軟件支持基于 VHDL 與 Verilog HDL等硬件描述語言的設計和基于圖形的設計，內(nèi)部嵌有 VHDL和 Verilong HDL的邏輯綜合 器，也支持利用第三方的綜合工具進行邏輯綜合。 Quartus II 軟件除了進行基于 FPGA 的一般的數(shù)字系統(tǒng)開發(fā)外。 Quartus II 軟件的設計流程遵循典型的 FPGA 設計流程，包括 設計輸入，綜合，布局布線，時序分析，仿真驗證，編程配置等設計步驟，以及與布局布線有關的功耗分析，調(diào)試，工程更改管理，與時序分析和仿真驗證有關的時序逼近。數(shù)字濾波器具有精度高、穩(wěn)定性好、靈活性強、不要求阻抗匹配，易于修改等特點。 數(shù)字濾波器簡介 一個簡單的數(shù)字濾波系 統(tǒng)如圖 11 所示。然后 x(n)通過數(shù)字濾波系統(tǒng)H(z)，即得到數(shù)字濾波器的輸出 y(n)。一個 線形時不變因果濾波器可表示為： ????? 10 )()(NnnznhzH (22) 其中 N 為 h(n)的長度，即濾波器的長度。 y ( n )x ( t )A / Dx ( n )H ( z ) 圖 21 數(shù)字濾波系統(tǒng) IIR 濾波器主要是基于對模擬濾波器如巴特沃斯濾波器、橢圓濾波器等的幅頻響應進行逼近，而其相頻響應是非線性的。這使得 FIR 數(shù)字濾波器在信號無失真?zhèn)鬏?、?shù)據(jù)通信、圖像傳輸與處理、語音信號處理等有線性相位要求的領域應用廣泛。 FIR 數(shù)字濾波器 由于線性相位 FIR 濾波器的廣泛應用，本文將首先討論一下如何實現(xiàn)線性相位 FIR 濾波器。 當 )(w? 滿足 : ??? ww ?? 0)( (25) 0? 為初始相位， ? 為常數(shù)。這樣，當不同頻率的信號通過該濾波器時，便會產(chǎn)生相位的失真 。 在（ 25）式中，當 00?? 時， ?? ??ww)( 為常量，這時濾波器有嚴格的線性相位，即對于不同頻率的信號，通過該濾波器都有恒定的延遲，而不產(chǎn)生相位的失真。由于 ))sin(( wn ?? 關于 ??n 奇對稱，令 )(nh 關于 2/)1( ?N 偶對 稱，2/)1( ?? N? ，則滿足 ))sin(()( wnnh ?? 關于求和區(qū)間中心 2/)1( ?N 奇對稱的要求，即（ 29）式成立。 基于 )(nh 的對稱不同和長度 N 的奇偶區(qū)別，線性相位 FIR 數(shù)字濾波器的幅度頻率特性有所不同，因而所實現(xiàn)的濾波器的功能有所不同，具體如表 11所示。 表 21 四種類型的線性相位濾波器 I 型 N 為奇數(shù) )1()( nNhnh ??? 低通、帶通、高通、帶阻 II 型 N 為偶數(shù) 低 通、帶通 III 型 N 為奇數(shù) )1()( nNhnh ???? 帶通 IV 型 N 為偶數(shù) 帶通、高通 FIR 數(shù)字濾波器的結構 根據(jù) FIR 數(shù)字濾波器實現(xiàn)算法的不同，可以把 FIR 濾波器的結構劃分為直接型、級聯(lián)型、頻率采樣型和快速卷積型四種基本形式。 A． 直接型結構 9 由式子（ 12）可直接畫出 FIR 數(shù)字濾波器的直接型結構，如圖 12 所示 。對于使用 FPGA 開發(fā) FIR 數(shù)字濾波器，這樣的結果顯然不令人滿意。以嚴格線性相位， N 為偶數(shù)的 FIR 濾波器為例，如圖 13 所示。這樣，每產(chǎn)生一個輸出，經(jīng)過 2/N 次乘法， 1?N 次加法，比原來減少 2/N 次乘法。 x （ n )1?z 1?z 1?z 1?z 1?z 1?z11? 21? 12? 22? 1L? 2L?h ( 0 )y ( n ) 圖 24 級聯(lián)型結構 從圖中可以看出，級聯(lián)型結構每產(chǎn)生一個輸出，需要 1?N 次乘法， 1?N次加法。 四、設計方案 圖 41若 N為偶數(shù)線性相位 FIR 濾波器的對稱結構流圖 本設計取 ()hn為偶對稱的情況，則圖中：應取 “ +1 ” 。由各單元 VHDL 編程后，生成相應的符號文件。整個電路的原理圖設置方案如圖 42所示： 11 1z 1z 1z 1z 1z 1z 1z 1z+ 1z 1z 1z 1z 1z 1z 1z+ + + + + + +x x x x x x x x+ ++ + +D i n [ 9 . . 0 ]D o u t [ 9 . . 0 ] 圖 4 2 濾波器整體設計方案原理圖 五、設計內(nèi)容及結果分析 首先使用 matlab 計算出符合設計要求的濾波器沖激響應系數(shù)。在進行編譯及仿真。 Analysis Tool 窗口，在該工具的幫助下，我們就可以完成 波器系數(shù)的計算。 design filter 部分主要分為： Response Type（ 響應 類型）選項，包括 Lowpass（低通）、 Highpass（高通）、Bandpass（帶通）、 Bandstop（帶阻）和特殊的濾波器。 Design Method（設計方法）選項，包括 IIR 濾波器的 Butterworth（巴特沃思）法、 Chebyshev Type i（切比雪夫 i 型）法、 Chebyshev Type ii（切比雪夫 ii 型） 法、 Elliptic（橢圓濾波器）法 等和 Window（窗函數(shù)）法 等多種方法 。選定窗函數(shù)法后，會在右側(cè)出現(xiàn) Options 區(qū)域，進行窗函數(shù)法相關參量的設置，根據(jù)作業(yè)要求選擇 Kaiser 窗并設置 Beta 為： 。在 Specify order 中填入所要設計的濾波器的階數(shù)（ n階濾波器， specify order＝ n1），如果選擇 Minimum order則 matlab 根據(jù)所選擇的濾波器類型自動使用最小階數(shù)。 Frenquency Specifications 選項，可以詳細定義頻帶的各參數(shù)，包括采樣頻率 Fs和頻帶的截止 頻率。我們要求的 Lowpass（低通）濾波器只需要定義 Fs=80 KHz、 Fc=10 KHz。 圖 51 參數(shù)全部設定后圖 13 參數(shù)設定完畢，單擊工具窗口下方的 Design Filter 按鈕，就開始進行相關參數(shù)計算。圖形如下： 圖 52 幅頻響應曲線 圖 53 相頻響應曲線 14 圖 54 沖激響應 計算的結果可通過 File 下拉菜單中的 Export 命令取出，點擊 Export 打開Export 對話框（如圖 55），點擊 Export 按鈕可將濾波器系數(shù)數(shù)據(jù)存放到當前工作空間，并以 Num命名。 圖 56 輸出在 matlab的沖激系數(shù) 對 FIR 濾波器的系數(shù)進行調(diào)整，做整數(shù)化操作。在本設計中使用帶異步復位 rst 端的 D觸發(fā)器，當 rst=1 時，輸出信號 q=0，當 rst=0 且上升沿脈沖到達時 q=d，即延遲了一個在周期。 USE 。 d:IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 END jicunqi。139。039。 ELSIF(clk39。139。 END IF。 END dff16。 圖 59 寄存器元件圖 、加法器模塊 即實現(xiàn)兩個有符號數(shù)的相加運算。在本設計中共有 8個： 兩個 10位有符號數(shù)相加產(chǎn)生一個 11位有符號數(shù)的加法器、一個 18 位和 19位有符號數(shù)相加產(chǎn)生 20 位有符號數(shù)的加法器、一個兩個 20 位有符號數(shù)相加產(chǎn)生一個 21 位有符號數(shù)的加法器、一個兩個 19 位有符號數(shù)相加產(chǎn)生一個 20 位有符號位數(shù)的加法器、一個 20 位和 21 位有符號數(shù)相加產(chǎn)生 22 位有符號數(shù)的加法 器，以及一個 20位和 22 位有符號數(shù)相加產(chǎn)生 23 位有符號數(shù)的加法器電路。 USE 。 ENTITY add101011 IS PORT(a,b: IN SIGNED(9 DOWNTO 0)。 s:OUT SIGNED(10 DOWNTO 0))。 ARCHITECTURE sum101011 OF add101011 IS BEGIN PROCESS(clk) BEGIN IF(clk39。139。a)+(b(9)amp。 END IF。 END sum101011。 USE 。 ENTITY add181920 IS PORT(a: IN SIGNED(17 DOWNTO 0)。 clk: IN STD_LOGIC。 END add181920。EVENT AND clk=39。)THEN s=(a(17)amp。a)+(b(18)amp。 END IF。 END sum7023918。 USE 。 ENTITY add202021 IS PORT(a: IN SIGNED(19 DOWNTO 0)。 clk: IN STD_LOGIC。 END add202021。EVENT AND clk=39。)THEN s=(a(19)amp。b)。 END PROCESS。 程序編譯后就可進行仿真，仿真結果如圖 514所示： 圖 514 兩個 20 位有符號數(shù)相加結果波形圖 由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 515 所示 圖 515 兩個 20 位有符號數(shù)相加元件圖 ⑷ 兩個 19 位有符號數(shù)相加產(chǎn)生一個 20 位有符 號位數(shù)的加法器設計： 由分析可寫出如下程序： LIBRARY ieee。 USE 。 b: IN SIGNED(18 DOWNTO 0)。 s:OUT SIGNED(19 DOWNTO 0))。 ARCHITECTURE sum181819 OF add191920 IS BEGIN PROCESS(clk) BEGIN IF(clk39。139。a)+(b(18)amp。 END IF。 19 END sum181819。 USE 。 ENTITY add202122 IS PORT(a: IN SIGNED(19 DOWNTO 0)。 clk: IN STD_LOGIC。 END add202122。EVENT AND clk=39。)THEN s=(a(19)amp。a)+(b(20)amp。 END IF。 END sum192021。為了比較，特又引出了一個 23位全輸出引腳（ quan）。 USE 。 ENTITY add202223 IS PORT(a: IN SIGNED(19 DOWNTO 0)。 quan: OUT SIGNED(22 DOWNTO 0)。 s:OUT SIGNED(9 DOWNTO 0))。 ARCHITECTURE sum192110 OF add202223 IS BEGIN PROCESS(clk) VARIABLE c:SIGNED(22