【正文】 國(guó)內(nèi) IC 企業(yè)介入 FPGA 的時(shí)間并不長(zhǎng)，多數(shù)公司還處于學(xué)習(xí)階段 。為了提高開發(fā)效率，增加已有成果的可繼承性，同時(shí)縮短開發(fā)周期，在 FPGA 設(shè)計(jì)中，已經(jīng)大量使用了 HDL語(yǔ)言（包括 VHDL 語(yǔ)言和 VERILOG 語(yǔ)言），這樣做可以大大降低硬件電路設(shè)計(jì)的難度，根據(jù)系統(tǒng)的行為和功能需求，自上而下地逐層進(jìn)行描述、綜合、優(yōu)化、仿真與驗(yàn)證，直到完成整個(gè)器件的設(shè)計(jì)。因此，為了達(dá)到更高的性能 ，有必要將 FPGA 功能內(nèi)核（ FPGA IP CORE）與 HDL 語(yǔ)言的設(shè)計(jì)方法有機(jī)地統(tǒng)一起來(lái)，使設(shè)計(jì)更加 快速、靈活和高效。對(duì)于這樣的混合輸入，仿真器進(jìn)行仿真時(shí)，必須具有 VHDL 仿真、 VERILOG 仿真和門級(jí)電路仿真能力。 完成任務(wù)的可能思路、方案 FPGA 的 FIR 數(shù)字低通濾波器。如今，利用 FPGA 實(shí)現(xiàn)數(shù)字信號(hào)處理算法可以滿足信號(hào)處理系統(tǒng)所提出的高性能要求，因此得到越來(lái)越廣泛的應(yīng)用。 FPGA內(nèi)部包括了上述的所有器件，因而成為了實(shí)現(xiàn) DSP 的理想選擇。之后還需要選取運(yùn)算結(jié)構(gòu)，不同的運(yùn)算結(jié)構(gòu)所需的存儲(chǔ)器及乘法器資源是不同的。 基于模型的設(shè)計(jì)， 自動(dòng)的將高級(jí)模型轉(zhuǎn)換成低級(jí)描述的方法，這種流程需要預(yù)先準(zhǔn)備好的庫(kù)或 IP 模塊。MATLAB∕Simulink中預(yù)先提供的模塊集（ Blockset） ,按照基于模型的方法建立DSP系統(tǒng)的算法模型，在仿真，優(yōu)化的基礎(chǔ)上由 DSP Builder 和 System Generator自動(dòng)轉(zhuǎn)換成硬件實(shí)現(xiàn)的網(wǎng)表文件，再進(jìn)行布局和布線的實(shí)現(xiàn)。 通過(guò) MATLAB∕Simulink∕DSP Builder 設(shè)計(jì)濾波器首先根據(jù)實(shí)際需要將系統(tǒng)導(dǎo)出并量化。 在設(shè)計(jì)過(guò)程中，首先要確定濾波器的系數(shù)。自動(dòng)完成濾波 器的設(shè)計(jì)，并給出濾波器幅 頻響應(yīng)圖圖后，設(shè)置導(dǎo)出系數(shù)文件的格式與數(shù)據(jù)類型。由于 FPGA 只能處理定點(diǎn)數(shù)，所以應(yīng)該將系數(shù)進(jìn)行處理。首先在 Simulink 中新建模型并搭建乘加子系統(tǒng)。最后連線，完成模型設(shè)計(jì)。 設(shè)計(jì)（論文）進(jìn)度安排 1. ～ （第 7周） 完成英文資 料翻譯。查閱文獻(xiàn)資料、撰寫文獻(xiàn)綜述報(bào)告，準(zhǔn)備參考資料。 4. ～ （第 11～ 19周） 開始畢業(yè)設(shè)計(jì)，按照設(shè)計(jì)要求 ,進(jìn)行完成設(shè)計(jì)方案 。 7. ～ （第 3～ 5周） 設(shè)計(jì)仿真、軟硬件聯(lián)調(diào)，實(shí) 驗(yàn)測(cè)試 8. ～ （第 6～ 10周）整理、撰寫畢業(yè)設(shè)計(jì)報(bào)告 9. ～ （第 11周） 答辨 所需的主要儀器和設(shè)備 1．配備有 Windows 2020 或 XP 操作系統(tǒng)的臺(tái)式計(jì)算機(jī) 2． Microsoft office Word 2020 簡(jiǎn)體中文版 3． Microsoft office Visio 2020 簡(jiǎn)體中文版 4． MATLAB 簡(jiǎn)體中文版和相應(yīng)的 Simulink 版本 5． DSP 參考文獻(xiàn)及資料 [1] 馬建國(guó)，孟憲元 . 電 子設(shè)計(jì)自動(dòng)化技術(shù)基礎(chǔ) [M].北京： 清華大學(xué) 出版社 , 2020 [2] 孟憲元，錢偉康 . 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Key words: FPGA， FIR low pass Filter , DSP Builder , Simulink 畢業(yè)設(shè)計(jì)（論文） 1 1 緒論 課題的目的和意義 在當(dāng)今的生活中，身邊的工程技術(shù)領(lǐng)域越來(lái)越受到關(guān)注。如何在較強(qiáng)的背景的噪聲下和干擾的信號(hào)下有效提煉出真正的有用信號(hào)并將其真正運(yùn)用到實(shí)際的工程中，這正是信號(hào)處理要解決的問題。其體系和框架逐漸成熟，如今，數(shù)字信號(hào)處理已經(jīng)成為一門完整的學(xué)科。數(shù)字信號(hào)處理是一種通過(guò)使用數(shù)學(xué)技巧執(zhí)行轉(zhuǎn)換或提取信息，來(lái)處理現(xiàn)實(shí)信號(hào)的方法，這些信號(hào)由數(shù)字序列表示。 數(shù)字濾波器是一個(gè) 離散時(shí)間系統(tǒng) （按預(yù)定的算法，將輸入 離散時(shí)間信號(hào) 要求的輸出離散時(shí)間信號(hào)的轉(zhuǎn)換為所特定功能裝置）。數(shù)字濾波器輸入信號(hào)的抽樣率應(yīng)大于被處理信號(hào)帶寬的兩倍，其頻率響應(yīng)具有以抽樣頻率為間隔的周期重復(fù)特性，且以折疊頻率即 1/2抽樣頻率點(diǎn)呈 鏡像 對(duì)稱。數(shù)字濾波器具有高精度、高可靠性、可程控改變特性或復(fù)用、便于集成等優(yōu)點(diǎn)。 它涉及到的領(lǐng)域很廣，如通信系統(tǒng)，系統(tǒng)控制，生物醫(yī)學(xué)工程，機(jī)械振動(dòng)，遙感遙測(cè)，地質(zhì)勘探 ，故障檢測(cè)，電力系統(tǒng)，航空航天，自動(dòng)化儀器等。所以對(duì)數(shù)字濾波器的工作原理，硬件結(jié)構(gòu)和實(shí)現(xiàn)方法進(jìn)行研究具有一定的意義。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù) 有限的缺點(diǎn)。 現(xiàn)場(chǎng)可編程門陣列 （ FPGA）是可編程器件。 FPGA 的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式 ,并最終決定了 FPGA 所能實(shí)現(xiàn)的功能 , FPGA 允許無(wú)限次的編程 . FPGA 技術(shù)的發(fā)展及應(yīng)用 FPGA 正處于高速發(fā)展時(shí)期，新型芯片的規(guī)模越大，成本也越來(lái)越低，低端的 FPGA已逐步取代了傳統(tǒng)的數(shù)字元件， 高端的 FPGA將會(huì)成為今后競(jìng)爭(zhēng)的主流。它極大地提高了設(shè)計(jì)靈活性并縮短了產(chǎn)品上市時(shí)間，在通信、工業(yè)控制、航空領(lǐng)域中廣泛應(yīng)用。特別是在航空航天及軍工等特殊領(lǐng)域，美國(guó)等少數(shù)國(guó)家對(duì)先進(jìn)的技術(shù)保持封鎖。國(guó)內(nèi) IC 企業(yè)介入FPGA 的時(shí)間并不長(zhǎng)，多數(shù)公司還處于學(xué)習(xí)階段 。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開發(fā)軟件和 Xilinx 公司的ISE 開發(fā)軟件。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus， 1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。設(shè)計(jì)者無(wú)須精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要使用自己熟悉的設(shè)計(jì)輸入工具（如原理圖或者 HDL 語(yǔ)言）把自己的設(shè)計(jì)輸入到計(jì)算機(jī)中， Max+Plus II 就會(huì)自動(dòng)把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式，用戶只要把最后生成的配置數(shù)據(jù)通過(guò)下載電纜下載到芯片中，即完成了所有的工作。而且，隨著器件結(jié)構(gòu)和性能的不斷提高，器件集成度的不斷擴(kuò)大， Altera 始終能夠同步推出與之相適應(yīng)的開發(fā)工具，滿足了設(shè)計(jì)者的要求，近年來(lái)一直保持著一年一個(gè)新版本的更新進(jìn)度。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開發(fā)軟件和 Xilinx 公司的ISE 開發(fā)軟件。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus， 1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。設(shè)計(jì)者無(wú)需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要使用自己熟悉的設(shè)計(jì)輸入 工具（如原理圖或者 HDL 語(yǔ)言）把自己的設(shè)計(jì)輸入到計(jì)算機(jī)中， Max+Plus II 就會(huì)自動(dòng)把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式， 畢業(yè)設(shè)計(jì)（論文） 4 用戶只要把最后生成的配置數(shù)據(jù)通過(guò)下載電纜下載到芯片中，即完成了所有的工作。而且，隨著器件結(jié)構(gòu)和性能的不斷提高，器件 集成度的不斷擴(kuò)大， Altera 始終能夠同步推出與之相適應(yīng)的開發(fā)工具，滿足了設(shè)計(jì)者的要求，近年來(lái)一直保持這一年一個(gè)新版本的更新進(jìn)度 。 Quartus II 軟件支持基于 VHDL 與 Verilog HDL等硬件描述語(yǔ)言的設(shè)計(jì)和基于圖形的設(shè)計(jì)，內(nèi)部嵌有 VHDL和 Verilong HDL的邏輯綜合器，也支持利用第三方的綜合工具進(jìn)行邏輯綜合。 Quartus II 軟件除了進(jìn)行基于 FPGA 的一般的數(shù)字系統(tǒng)開發(fā)外。 Quartus II 軟件的設(shè)計(jì)流程遵循典型的 FPGA 設(shè)計(jì)流程，包括設(shè)計(jì)輸入，綜合，布局布線，時(shí)序分析，仿真驗(yàn)證，編程配置等設(shè)計(jì)步驟，以及與布局布線有關(guān)的功耗分析，調(diào)試，工程更改管 理，與時(shí)序分析和仿真驗(yàn)證有關(guān)的時(shí)序逼近。 數(shù)字濾波器由數(shù)字乘法器、加法器和延時(shí)單元組成的一種算法或裝置。 數(shù)字濾波器一詞出現(xiàn)在 60 年代中期。 數(shù)字濾波器是一個(gè) 離散時(shí)間系統(tǒng) （按預(yù)定的算法，將輸入 離散時(shí)間信號(hào) 轉(zhuǎn)換為 所 要求的輸出離散時(shí)間信號(hào)的特定功能裝置）。數(shù)字濾波器輸入信號(hào)的抽樣率應(yīng)大于被處理信號(hào)帶寬的兩倍，其頻率響應(yīng)具有以抽樣頻率為間隔的周期重復(fù)特性，且以折疊頻率即 1/2 抽樣頻率點(diǎn)呈 鏡像 對(duì)稱。數(shù)字濾波器具有高精度、高可靠性、可程控改變特性或復(fù)用、便于集成等優(yōu)點(diǎn)。 數(shù)字濾波器有低通、高通、帶通、帶阻和全通等類型。應(yīng)用最廣的是線性、時(shí)不變數(shù)字濾波器，以及 FIR 濾波器。它可以是時(shí)不變的或時(shí)變的、因果的或非因果的、線性的或非線性的。 FIR 濾波器：有限長(zhǎng)單位沖激響應(yīng)濾波器，是 數(shù)字信號(hào)處理 系統(tǒng)中最基本的元件，它可以在保證任意幅頻特性的同時(shí)具有嚴(yán)格的線性相頻特性，同時(shí)其單位 畢業(yè)設(shè)計(jì)（論文） 6 抽樣響應(yīng)是有限長(zhǎng)的，因而濾波器是穩(wěn)定的系統(tǒng)。 因此， FIR 濾波器在通信、圖像處理、 模式識(shí)別 等領(lǐng)域都有著廣泛的應(yīng)用。設(shè)計(jì)方法過(guò)去主要包括窗函數(shù)法和最優(yōu)化方法（等同波紋法）。 在 本次 設(shè)計(jì)過(guò)程中，運(yùn)用 的是 Altera 公司的 Quartus II 軟件 中的一款 DSP Builder 設(shè)計(jì)工具， 與 MATLAB 相結(jié)合， 利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構(gòu)建 FIR 數(shù)字濾波器，并在 Simulink中實(shí)現(xiàn)仿真。 數(shù)字信號(hào)處理與模擬信 號(hào)處理相比有許多優(yōu)點(diǎn)，如相對(duì)于溫度和工藝的變化，數(shù)字信號(hào)要比模擬信號(hào)更穩(wěn)健，在數(shù)字表示中可以改變信號(hào)的字長(zhǎng)來(lái)更好的控制精度，與模擬信號(hào)中信號(hào)和噪聲同時(shí)被放大不同， DSP 技術(shù)可以在放大信號(hào)的同時(shí)將噪聲和干擾去除，數(shù)字信號(hào)還可以不帶誤差的被存儲(chǔ)和恢復(fù)，發(fā)送和接收，處理和操控。與通用計(jì)算機(jī)技術(shù)先在緩存器存儲(chǔ)數(shù)據(jù)再按批作業(yè)處理不同，DSP 的硬件實(shí)現(xiàn)應(yīng)該首先滿足實(shí)時(shí)處理的流量約束的要求，從信號(hào)源周期地接受新的輸入采樣必須即時(shí)進(jìn)行處理。 在 DSP 系統(tǒng)中，一旦所有的輸入數(shù)據(jù)有效，就可以執(zhí)行任何的處理任務(wù)或計(jì)算，在這個(gè)意義上，這些系統(tǒng)由數(shù)