【正文】 響應(yīng)，這說明系統(tǒng)是非因果的，在物理上不可實現(xiàn)。這種方法就好比在時域打開一個窗口一樣，因而稱為窗函數(shù)法。 常見的時窗函數(shù)有矩形窗、漢寧窗、漢明窗、布萊克曼窗、凱澤窗等。當(dāng)用矩形窗設(shè)計 FIR 濾波器時，所產(chǎn)生的頻率響應(yīng)，與理想濾波器的頻率特性相比，在理想特性不連續(xù)點 cww? 處附近形成了過渡帶，并在過渡帶兩側(cè)形成持續(xù)時間很長，逐漸衰減的波紋，即通帶內(nèi)產(chǎn)生了波動，而阻帶內(nèi)產(chǎn)生了余振，這種現(xiàn)象稱之為吉布斯 (Gibbs)效應(yīng)。 為了克服吉布斯效應(yīng)， 可以從兩個方面著手：一是在頻域，避免理想濾波器頻譜中出現(xiàn)的躍變現(xiàn)象，把它改造成一條連續(xù)光滑的曲線，所用的方法是鑲邊法；二是在時間域，對截尾函數(shù) )(nh 進行改造，也即設(shè)計出好的時窗函數(shù)。 （振幅或能量）相對于主瓣來說也盡可能地小。因此實際上，我們只能在這兩個標(biāo)準(zhǔn)之間作一權(quán)衡，針對具體問題，找出一個適當(dāng)?shù)臅r窗函數(shù)。 應(yīng)當(dāng)說明的是，用時窗函數(shù)法設(shè)計的 FIR濾波器通帶波紋幅度近似等于阻帶波紋幅度。 最后，總結(jié)一下利用時窗函數(shù)設(shè)計 FIR 數(shù)字濾波器的步驟： A. 根據(jù)所需設(shè)計的數(shù)字濾波器類型（低通、高通、帶通、帶阻），確定線性相位數(shù)字濾波器類型。 C. 確定理想數(shù)字濾波器的頻率響應(yīng)函數(shù) )()()( wjdjwd dewHeH ?? ，其中 )(wHd為幅度特性函數(shù)， )(wd? 為相位特性函數(shù)。 E. 加窗得到設(shè)計結(jié)果 )(nh ，即 )()()( nwnhnh d? 。頻率設(shè)計法的基本設(shè)計流程如圖 26所示。對于 )(nh 偶對稱的情況來說，線性相位條件如下： )()()( wjgjwd ewHeH ?? （ 26） wNw )1(21)( ???? （ 27） 令 Nkw /2?? 代入式（ 26）、（ 27），得到 )()()( kjgd ekHkH ?? （ 28） 式中， Nkwgg wHkH /2|)()( ??? Nkwwk /2|)()( ??? ?? )()( kNHkH gg ?? ， N為奇數(shù) )()( kNHkH gg ??? ， N為偶數(shù) 頻率響應(yīng)函數(shù) )( jweH 在各采樣點上等于 )(kHd ，而采樣點之間的值 )( jweH 是由各采樣值之間的內(nèi)插函數(shù)疊加形成，因而有一定的逼近誤差，誤差的大小取決于理想頻率響應(yīng)的曲線形狀。因此，可以在理想頻率下響應(yīng)特性的通帶與阻帶之間設(shè)置過渡帶，從而減小逼近誤差。此外過渡帶的帶寬與采樣點數(shù) m 之間的關(guān)系為： NmB /)1(2 ??? ? （ 29） 表 22 過渡 帶采樣點數(shù)與阻帶最小衰減的關(guān)系 m 1 2 3 4 dBs/? 20 4454 6575 8595 綜上，頻率采樣法的設(shè)計步驟為： s? ，確定過渡帶的樣點數(shù) m。 )( jwd eH ，一般 )( jwd eH 為具有理想頻率特性，并滿足線性相位的要求。 )(kHd 進行 N點 IDFT，得到 )(nh 。最大誤差最小化能使幅度誤差在整個逼近頻段上均勻分布，即所設(shè)計的 FIR 數(shù)字濾波器的幅度特性在通帶和阻帶范圍內(nèi)是等波紋的，且可以分別獨立控制通帶和阻帶的波紋幅度，并且在濾波器長度給定的情況下，加權(quán)的幅度波紋誤差最小。一般地，在要求逼近精度高的頻帶， )(wW 取值大，而要求逼近誤差精度低的頻帶， )(wW 取值小。對于 FIR數(shù)字低通濾 波器，常取 : ??? ?? ??? ??? wwk wwkwWpp, 0,/)( 12 (211) 式中， 1? 和 2? 分別為濾波器設(shè)計指標(biāo)中通帶和阻帶的振蕩波紋幅度， k 為正的系數(shù)。 帕克斯 麥克萊倫采用基于交替定理的雷米茲交替算法，通過逐次迭代逼近的運算求得濾波器的系數(shù)向量 )(nh ，從而實現(xiàn)等波紋最佳逼近法。 （ 2）采用雷米茲交替算法，獲得所設(shè)計的濾波器的單位脈沖響應(yīng) )(nh 。其核心是從給定的頻率特性，通過加窗確定有限長單位取樣響應(yīng) h(n)；頻率采樣法設(shè)計的基本思想是把給出的理想頻率響應(yīng)進行取樣，通 過 IDFT 從頻譜樣點直接求得有限脈沖響應(yīng)；等波紋切比雪夫逼近法則是利 用MATLAB 提供的 remez 函 數(shù)實 現(xiàn) Remez 算法，設(shè)計濾波器逼近理想頻率響應(yīng)。頻率采樣設(shè)計法可以設(shè)計某些特殊濾波器，且其設(shè)計過程簡單，但阻帶衰減明顯，若適當(dāng)選取過渡帶樣點值，會取得較窗函數(shù)設(shè)計法略好的衰耗特性。 FPGA 設(shè)計優(yōu)點 使用 FPGA 器件進行開發(fā)的優(yōu)點 使用 FPGA 器件設(shè)計數(shù)字電路，不僅可以簡化設(shè)計過程，而且可以降低整個系 統(tǒng)的體積和成本，增加系統(tǒng)的可靠性 。使用 FPGA 器件設(shè)計數(shù)字系統(tǒng)電路的主要優(yōu)點如下 【 13】 ： （ 1）設(shè)計靈活 使用 FPGA 器件，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制。 （ 2）增大功能密集度 功能密集度是指在給定的空間能集成的邏輯功能數(shù)量。用 FPGA 器件實現(xiàn)數(shù)字系統(tǒng)時用的芯片數(shù)量少，從而減少芯片的使用數(shù)目，減少印刷線路板面積和印刷線路板數(shù)目，最終導(dǎo)致系統(tǒng)規(guī)模的全面縮減。具有較高集成度的系統(tǒng)比用許多低集成度的標(biāo)準(zhǔn)組件設(shè)計的相同系統(tǒng)具有高得多的可靠性。 （ 4）縮短設(shè)計周期 出于 FPGA 器件的可編程性和 靈活性，用它來設(shè)計一個系統(tǒng)所需時間比傳統(tǒng)方法大為縮短。同時，在樣機設(shè)計成功后，由于開發(fā)工具先進，自動化程度高，對其進行邏輯修改也十分簡便迅速。 （ 5）工作速度快 FPGA/CPLD 器件的工作速度快，一般可以達到幾百兆赫茲，遠遠大于 DPS 器件。 （ 6）增加系統(tǒng)的保密性能 很多 FPGA 器件都具有加密功能，在系統(tǒng)中廣泛的使用 FPGA 器件可以有效防止 產(chǎn)品被他人非法仿制。首先，使用 FPGA 器件修改設(shè)計方便，設(shè)計周 FPGA 器件進行系統(tǒng)設(shè)計能節(jié)約成本?？傊?，使用 FPGA 器件進行系統(tǒng)設(shè)計能節(jié)約成本 [7]。 ??????? 10 )(*)(, Nn nxncxcy = [ 0] [ 0] [1 ] [1 ] [ 1 ] [ 1 ]c x c x c N x N+ + （ 215） 進一步假設(shè)系數(shù) ][nc 是已知常數(shù)， ][nx 是變量。首選方法是利用一個 LUT 實現(xiàn)映射])[],[( nxncf b 。各個映射 ])[],[( nxncf b 都由相應(yīng)的二次冪加權(quán)并累加。在 N 次查詢循環(huán)后就能完成了對內(nèi)積 y的計算 [8]。在補碼中，最高位有效位用來區(qū)別正數(shù)和負數(shù)。所以我們將采用下面的 (B+1)位表示方法： ??????10 ][2][2][Bb bbBB nxnxnx （ 220） 與 式（ 219）聯(lián)立得到輸出 y的定義如下： ? ????????1010 ])[],[(2])[],[(2BbNn BbBB nxncfnxncfy （ 221） 要實現(xiàn)有符號 DA系統(tǒng)，可以通過兩種選擇來修改無符號 DA系統(tǒng)。 3 EDA 技術(shù)和可編程邏輯器件 EDA 技術(shù) EDA 技術(shù)簡介 【 15】 EDA 是 Electronic Design Automation 的縮寫，意思是電子設(shè)計自動化，即利用計算機自動完成電子系統(tǒng)的設(shè)計。 EDA 技術(shù)作為現(xiàn)代電子設(shè)計技術(shù)的核心，通過功能強大的計算機和 EDA 工具軟件平臺，對以硬件描述語言 HDL為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合，以及邏輯優(yōu)化和仿真測試，以至實現(xiàn)既定的電子線路系統(tǒng)功能。 QUARTUS II 軟件集成了 ALTERA 的 FPGA/CPLD 開發(fā)流程中所涉及的所有工具和第三方軟件接口。 圖 31 QUARTUS II軟件的交互界面 QUARTUS II 具有一下特點 【 16】 ： A． 支持多時鐘定時分析、 Logic LockTM 基于塊的設(shè)計、 SOPC（可編程的片上系統(tǒng) )、 內(nèi)嵌 Signal TapII邏輯分析儀和功率估計器等高級工具。 C． 強大的 HDL 綜合能力。 利用 QUARTUS II軟件進行 FPGA/CPLD 開發(fā)的流程如 圖 32所示。 FPGA 屬于復(fù)雜高密度的 PLD 器件。 LUT 示 意圖如圖 33所示。 下面以 CYLONEII 系列 FPGA 器件為例來介紹一下 FPGA 器件的結(jié)構(gòu)。 CYLONEII 系列 FPGA 器件采用了 90nm 工藝，片 內(nèi)邏輯單元數(shù)量最多可達 68416 個邏輯單元，片內(nèi)存儲器容量最多可達 ，用戶可用引腳最多有 622 個。 CYLONEII 系列 FPGA 器件的速度等級有三個： 6， 7和 8，其中 6的速度最快。這些資源主要包括邏輯陣列、 M4k 存儲器塊、乘法器等。 IOEP L L I O E P L LIOEP L LI O E邏輯陣列M4k內(nèi)存塊邏輯陣列乘法器邏輯陣列M4k內(nèi)存塊邏輯陣列P L L 圖 34 EP2C20 資 源分布圖 邏輯單元 (Logic Element,LE)是 FPGA 內(nèi)部用于完成用戶資源的最小單元。一個邏輯單元主要有以下部件組成：一個 4輸 入的查找表，一個可編程的寄存器，一條進位鏈和一條寄存器級聯(lián)鏈。 時 鐘 使 能 1時 鐘 使 能 0時 鐘 1時 鐘 0時 鐘 選 擇邏 輯異 步復(fù) 位邏 輯I N 0I N 1I N 3I N 2進 位 邏 輯鏈 輸 入寄 存器 級聯(lián) 鏈L U T進位鏈同 步加 載和 復(fù)位DC L R E NQ行 連 接 、 列 連 接 、直 接 連 接本 地 連 接寄 存 器 級 鏈輸 出行 連 接 、 列 連 接 、直 接 連 接 圖 35 邏輯單元結(jié)構(gòu)圖 CYLONEII 系列 FPGA 器件內(nèi)部的存儲器是 以 M4k 存 儲器塊的形式按列排列的，每個 M4k 存儲器塊的大 小為 4608bit。 M4k 存儲器除了可以用作標(biāo)準(zhǔn)的存儲器使用外，還可以被配置為移位寄存器、先入先出寄存器、只讀存儲器等。實現(xiàn)許多數(shù)字信號處理運算如濾波、快速傅里葉變換、卷積、解相關(guān)等。全局時鐘網(wǎng)絡(luò)負責(zé)把時鐘分配到器件內(nèi)部的各個單元，控制器件內(nèi)部的所有資源。 硬件描述語言 VHDL 硬件描述語言 (HDL， Hardware Description Language)是 EDA技術(shù)的重要組成部分，常用的硬件描述語言有 VHDL， Verilog， ABEL等， VHDL是 EDA技術(shù)的主流硬件描述語言之一，也是設(shè)計所采用的硬件描述語言 【 18】 。 1987 年 VHDL 被 IEEE 和美國國防部確認為標(biāo)準(zhǔn)硬件描述語言。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)化硬件描述語言。有專家預(yù)言，在新的世紀(jì)中， VHDL 和 Verilog 將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。除了含有許多硬件特征的語句外， VHDL的風(fēng)格和語法十分類似于一般的計算機高級語言。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成之后，其它的設(shè)計就可以直接調(diào)用這個實體。 應(yīng)用 VHDL進行工程設(shè)計的優(yōu)點是多方面的，具體如下： (1)支持從系統(tǒng)級到門級電路的描述，同時也支持多層次的混合描述：描述形式可以是結(jié)構(gòu)描述，也 可以是行為描述，或二者兼而有之。支持模塊化設(shè)計，也支持層次化設(shè)計。也就是在遠離門級的較高層次上進行模擬，使設(shè)計一者在設(shè)計早期就能對整個設(shè)計項目的結(jié)構(gòu)和功能的可行性做出決策。 VHDL中設(shè)計實體的概念、程序包的概念、設(shè)計庫的概念 都為大型設(shè)計項目的分解和并行工作提供了有利的支持。 (4)用 VHDL完成的一個確定的設(shè)計項目，在 EDA工具軟件的支持下，編譯器將VHDL所表達的電路功能自動地轉(zhuǎn)換為文本方式表達的基本邏輯元件連接圖 一網(wǎng)表文件。反過來，設(shè)計者還可以從綜合和優(yōu)化后的電路獲得設(shè)計信息，反饋去更新修改 VHDL設(shè)計描述，使之更加完善。正是因為 VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)， VHDL的設(shè)計項目的目標(biāo)硬件器件具有廣闊 的選擇范圍，其中包括各系列的 GPLD， FPGA及各種門陣列器件。 4 基于 FPGA 的 FIR 濾波器