【正文】 場可編程門陣列（FPGA）是可編程器件。FPGA 的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式,并最終決定了 FPGA 所能實(shí)現(xiàn)的功能, FPGA 允許無限次的編程. FPGA 技術(shù)的發(fā)展及應(yīng)用FPGA 正處于高速發(fā)展時(shí)期，新型芯片的規(guī)模越大，成本也越來越低，低端的 FPGA 已逐步取代了傳統(tǒng)的數(shù)字元件，高端的 FPGA 將會(huì)成為今后競爭的主流。它極大地提高了設(shè)計(jì)靈活性并縮短了產(chǎn)品上市時(shí)間，在通信、工業(yè)控制、航空領(lǐng)域中廣泛應(yīng)用。特別是在航空航天及軍工等特殊領(lǐng)域，美國等少數(shù)國家對先進(jìn)的技術(shù)保持封鎖。國內(nèi) IC 企業(yè)介入 FPGA 的時(shí)間并不長，多數(shù)公司還處于學(xué)習(xí)階段。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開發(fā)軟件和Xilinx 公司的 ISE 開發(fā)軟件。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus，1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。設(shè)計(jì)者無須精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要使用自己熟悉的設(shè)計(jì)輸入工具（如原理圖或者 HDL 語言）把自己的設(shè)計(jì)輸入到計(jì)算機(jī)中，Max+Plus II 就會(huì)自動(dòng)把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式，用戶只要把最后生成的配置數(shù)據(jù)通過下載電纜下載到芯片中，即完成了所有的工作。而且，隨著器件結(jié)構(gòu)和性能的不斷提高，器件集成度的不斷擴(kuò)大，Altera 始終能夠同步推出與之相適應(yīng)的開發(fā)工具，滿足了設(shè)計(jì)者的要求，近年來一直保持著一年一個(gè)新版本的更新進(jìn)度。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開發(fā)軟件和Xilinx 公司的 ISE 開發(fā)軟件。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus，1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。設(shè)計(jì)者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要使用自己熟悉的設(shè)計(jì)輸入工具（如原理圖或者 HDL 語言）把自己的設(shè)計(jì)輸入到計(jì)算機(jī)中，Max+Plus II 就會(huì)自動(dòng)把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式，用戶只要把最后生成的配置數(shù)據(jù)通過下載電纜下載到芯片中，即完成了所有的工作。而且，隨著器件結(jié)構(gòu)和性能的不斷提高，器件集成度的不斷擴(kuò)大，Altera 始終能夠同步推出與之相適應(yīng)的開發(fā)工具，滿足了設(shè)計(jì)者的要求，近年來一直保持這一年一個(gè)新版本的更新進(jìn)度。Quartus II 軟件支持基于 VHDL 與 Verilog HDL 等硬件描述語言的設(shè)計(jì)和基于圖形的設(shè)計(jì)，內(nèi)部嵌有 VHDL 和 Verilong HDL 的邏輯綜合器，也支持利用第三方的綜合工具進(jìn)行邏輯綜合。Quartus II 軟件除了進(jìn)行基于 FPGA 的一般的數(shù)字系統(tǒng)開發(fā)外。 Quartus II 軟件的設(shè)計(jì)流程遵循典型的 FPGA 設(shè)計(jì)流程，包括設(shè)計(jì)輸入，綜合，布局布線，時(shí)序分析，仿真驗(yàn)證，編程配置等設(shè)計(jì)步驟，以及與布局布線有關(guān)的功耗分析，調(diào)試，工程更改管理，與時(shí)序分析和仿真驗(yàn)證有關(guān)的時(shí)序逼近。數(shù)字濾波器由數(shù)字乘法器、加法器和延時(shí)單元組成的一種算法或裝置。數(shù)字濾波器一詞出現(xiàn)在 60 年代中期。 數(shù)字濾波器是一個(gè)離散時(shí)間系統(tǒng)（按預(yù)定的算法，將輸入離散時(shí)間信號轉(zhuǎn)換為所要求的輸出離散時(shí)間信號的特定功能裝置） 。數(shù)字濾波器輸入信號的抽樣率應(yīng)大于被處理信號帶寬的兩倍，其頻率響應(yīng)具有以抽樣頻率為間隔的周期重復(fù)特性，且以折疊頻率即 1/2 抽樣頻率點(diǎn)呈 鏡像對稱。數(shù)字濾波器具有高精度、高可靠性、可程控改變特性或復(fù)用、便于集成等優(yōu)點(diǎn)。 數(shù)字濾波器有低通、高通、帶通、帶阻和全通等類型。應(yīng)用最廣的是線性、時(shí)不變數(shù)字濾波器，以及 FIR 濾波器。它可以是時(shí)不變的或時(shí)變的、因果的或非因果的、線性的或非線性的。FIR 濾波器：有限長單位沖激響應(yīng)濾波器，是數(shù)字信號處理系統(tǒng)中最基本的元件，它可以在保證任意幅頻特性的同時(shí)具有嚴(yán)格的線性相頻特性，同時(shí)其單位抽樣響應(yīng)是有限長的，因而濾波器是穩(wěn)定的系統(tǒng)。因此，F(xiàn)IR 濾波器在通信、圖像處理、模式識別等領(lǐng)域都有著廣泛的應(yīng)用。設(shè)計(jì)方法過去主要包括窗函數(shù)法和最優(yōu)化方法（等同波紋法） 。在本次設(shè)計(jì)過程中，運(yùn)用的是 Altera 公 司 的 Quartus II 軟 件 中 的 一 款DSP Builder 設(shè) 計(jì) 工 具 ， 與 MATLAB 相 結(jié) 合 ， 利 用 MATLAB 中 自 帶 的 濾 波器 模 塊 與 DSP Builder 中 所 包 含 的 FPGA 模 塊 構(gòu) 建 FIR 數(shù) 字 濾 波 器 ， 并 在Simulink 中 實(shí) 現(xiàn) 仿 真 。數(shù)字信號處理與模擬信號處理相比有許多優(yōu)點(diǎn)，如相對于溫度和工藝的變化，數(shù)字信號要比模擬信號更穩(wěn)健，在數(shù)字表示中可以改變信號的字長來更好的控制精度，與模擬信號中信號和噪聲同時(shí)被放大不同，DSP 技術(shù)可以在放大信號的同時(shí)將噪聲和干擾去除，數(shù)字信號還可以不帶誤差的被存儲(chǔ)和恢復(fù)，發(fā)送和接收，處理和操控。與通用計(jì)算機(jī)技術(shù)先在緩存器存儲(chǔ)數(shù)據(jù)再按批作業(yè)處理不同，DSP 的硬件實(shí)現(xiàn)應(yīng)該首先滿足實(shí)時(shí)處理的流量約束的要求，從信號源周期地接受新的輸入采樣必須即時(shí)進(jìn)行處理。在 DSP 系統(tǒng)中，一旦所有的輸入數(shù)據(jù)有效，就可以執(zhí)行任何的處理任務(wù)或計(jì)算，在這個(gè)意義上，這些系統(tǒng)由數(shù)據(jù)流同步，而不是由系統(tǒng)的時(shí)鐘同步，這使得 DSP 系統(tǒng)可以利用沒有全局時(shí)鐘要求的異步電路，DSP 算法由對一個(gè)無限時(shí)間序列重復(fù)地執(zhí)行相同代碼不終止的程序來描述。迭代周期是執(zhí)行算法的一個(gè)迭代要求的時(shí)間，它的倒數(shù)是迭代率。在進(jìn)行計(jì)算的組合邏輯電路中，從輸入到輸出的最長路徑定義為關(guān)鍵通道。DSP 系統(tǒng)通常是利用時(shí)序電路來實(shí)現(xiàn)的，其中關(guān)鍵通道是由任何兩個(gè)寄存元件（或延遲元件）之間的最長路徑來定義的。等待時(shí)間定義為由系統(tǒng)接受相應(yīng)的輸入到產(chǎn)生一個(gè)輸出之間的時(shí)間差。對于時(shí)序系統(tǒng)，等待時(shí)間通常按照時(shí)鐘周期數(shù)來表示。 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn)要實(shí)現(xiàn)一個(gè)基本的數(shù)字信號處理系統(tǒng)，需要加法器，乘法器和存儲(chǔ)器。要采用 FPGA 實(shí)現(xiàn) DSP 算法，必須經(jīng)過量化?？梢圆捎萌缦鹿奖硎?)()()(01 knxknxyMNkba??????在公式中，系數(shù) ， 通常都是通過理論計(jì)算或者 MATLAB 工具計(jì)算得kb到的。無論是無限精度還是雙精度浮點(diǎn)數(shù)，F(xiàn)PGA 芯片都是無法直接處理的。量化采用的二進(jìn)制位數(shù)越多，bk精度越高，但耗費(fèi)的 FPGA 資源就越多，設(shè)計(jì)中根據(jù)系統(tǒng)的指標(biāo)對精度和資源進(jìn)行折衷。此外，在有限精度（有限字長）情況下，不同運(yùn)算結(jié)構(gòu)的誤差，穩(wěn)定性是不同的。實(shí)現(xiàn)嵌入式 DSP 系統(tǒng)，已經(jīng)不能像一般的數(shù)字系統(tǒng)的設(shè)計(jì)那樣，從寄存器傳輸級利用硬件描述語言直接進(jìn)行描述，而是要先脫離開硬件實(shí)現(xiàn)的結(jié)構(gòu)，從算法的角度對所涉及的系統(tǒng)進(jìn)行建模，方針和優(yōu)化。FPGA 的 DSP 系統(tǒng)實(shí)現(xiàn)高性能的數(shù)字信號處理，主要基于三個(gè)因素：(1) 高度的并行性：FPGA 能實(shí)現(xiàn)高性能數(shù)字信號處理是因?yàn)?FPGA 是高度并行處理的引擎，對于多通道的 DSP 設(shè)計(jì)是理想的器件。 DSP Builder 設(shè)計(jì)工具及設(shè)計(jì)規(guī)則DSP Builder 是一個(gè)系統(tǒng)級（或算法級）設(shè)計(jì)工具。DSP Builder 構(gòu)架在多個(gè)軟件工具之上，并把系統(tǒng)級和 RTL 級兩個(gè)設(shè)計(jì)領(lǐng)域的設(shè)計(jì)工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。使用 DSP Builder 模塊迅速生成 Simulink 系統(tǒng)建模硬件?？梢允褂?DSP Builder 模型中的 MegaCore 功能實(shí)現(xiàn)復(fù)雜功能的集成。所以需要將 Simulink 中雙精度浮點(diǎn)數(shù)轉(zhuǎn)換成 FPGA 中的定點(diǎn)數(shù)。因此，浮點(diǎn)值必須轉(zhuǎn)換為定點(diǎn)值。一般情況下，轉(zhuǎn)換為較多的位數(shù)精度較高，但是需要較多的硬件資源，對于設(shè)計(jì)者來說，就是在資源與性能之間找到一個(gè)折衷的方案，以達(dá)到最高的性價(jià)比。值得注意的是，在 Simulink 中的失序模塊時(shí)鐘引腳是不顯示的，但是當(dāng)該模塊通過 DSP Builder 轉(zhuǎn)換為 VHDL 語言后，將會(huì)在這些時(shí)序模塊上自動(dòng)加上時(shí)鐘引腳，默認(rèn)的時(shí)鐘引腳為 clock，默認(rèn)的低電平復(fù)位引腳名稱為 aclr。DSP Builder 模塊可以利用多個(gè) Simulink 采樣周期運(yùn)行。時(shí)鐘域也可以在 DSP Builder 的速率變更模塊（如 Tsamp）資源中進(jìn)行規(guī)定。（3） 時(shí)序關(guān)系對比在 DSP Builder 和 Simulink 中驚醒仿真的方法，時(shí)序模型，驅(qū)動(dòng)和輸出之間的存在關(guān)系對比。 利用 MATLAB 工具箱濾波器設(shè)計(jì)工具設(shè)計(jì)濾波器， FDATool 初始界面如圖 所示，濾波器參數(shù)確定利用MATLAB 工具箱設(shè)計(jì)濾波器濾波器系數(shù)確定并量化DSP Builder設(shè)計(jì)工具中濾波器模塊乘加子系統(tǒng)的搭建DSP Builder設(shè)計(jì)工具中濾波器模塊MATLAB 工具箱中的濾