【正文】 ，0]。[N，fo，mo，W]=remezord(f，m，dev，F(xiàn)s)。 %調(diào)用remez函數(shù)進(jìn)行設(shè)計(jì)hw=fft(hn，512)。plot(w，20*log10(abs(hw)))。 %畫對(duì)數(shù)幅頻特性圖axis([0，max(w)/2，90，5])。w/pi39。ylabel(39。)line([0，]，[3，3])。line([5/16，5/16]，[90，5])。用以上的程序我們可以得到在Matlab中的許多參數(shù)和圖像，從而進(jìn)一步分析我們的設(shè)計(jì)。顯然，通帶指標(biāo)有富裕，零極點(diǎn)圖反應(yīng)出大部分零極點(diǎn)在圓內(nèi)，過(guò)渡帶寬度和阻帶最小衰減剛好滿足指標(biāo)要求。在這里我以一個(gè)例子來(lái)說(shuō)明函數(shù)的選擇方式：用窗函數(shù)法設(shè)計(jì)FIR帶通濾波器。表格中給出的blackman窗其濾波器阻帶最小衰減是74dB，再利用給出的其他參數(shù)計(jì)算濾波器階數(shù)。又因M=N+1，所以濾波器階數(shù)N=79。已經(jīng)給出了設(shè)計(jì)參數(shù)，下面開始利用MATLAB程序來(lái)設(shè)計(jì)這個(gè)濾波器。close all。wlp=*pi。B=wlpwls。 %計(jì)算窗口長(zhǎng)度wc=[wlp/pi6/N，whp/pi+6/N]。 %設(shè)計(jì)濾波器參數(shù)仿真完成之后，掌握如何去利用已有的指標(biāo)去設(shè)計(jì)一個(gè)濾波器，總的來(lái)說(shuō)就是四項(xiàng)：通過(guò)傅里葉逆變換獲得理想濾波器的單位脈沖響應(yīng)hd(n)。把已經(jīng)有的參數(shù)用程序函數(shù)表達(dá)出來(lái)，利用已經(jīng)有的各種內(nèi)置函數(shù)架設(shè)起濾波器。 Matlab直接FDAtool設(shè)計(jì)方式解析FDATool(Filter Design amp。FDATool可以設(shè)計(jì)幾乎所有的基本的常規(guī)濾波器，包括FIR和IIR的各種設(shè)計(jì)方法。FDATool界面總共分兩大部分，一部分是Design Filter，在界面的下半部，用來(lái)設(shè)置濾波器的設(shè)計(jì)參數(shù)，另一部分則是特性區(qū)，在界面的上半部分，用來(lái)顯示濾波器的各種特性。Design Method(設(shè)計(jì)方法)選項(xiàng)，包括IIR濾波器的Butterworth(巴特沃思)法、Chebyshev Type I(切比雪夫I型)法、 Chebyshev Type II(切比雪夫II型) 法、Elliptic(橢圓濾波器)法和FIR濾波器的Equiripple法、LeastSquares(最小乘方)法、Window(窗函數(shù))法。在Specify Order中填入所要設(shè)計(jì)的濾波器的階數(shù)(N階濾波器，Specify Order＝N1)，如果選擇Minimum Order則MATLAB根據(jù)所選擇的濾波器類型自動(dòng)使用最小階數(shù)。它的具體選項(xiàng)由Filter Type選項(xiàng)和Design Method選項(xiàng)決定，例如Bandpass(帶通)濾波器需要定義Fstop1(下阻帶截止頻率)、Fpass1(通帶下限截止頻率)、Fpass2(通帶上限截止頻率)、Fstop2(上阻帶截止頻率)，而Lowpass(低通)濾波器只需要定義FstopFpass1。Magnitude Specifications選項(xiàng)，可以定義幅值衰減的情況。當(dāng)采用窗函數(shù)設(shè)計(jì)時(shí)，通帶截止頻率處的幅值衰減固定為6db，所以不必定義。針對(duì)一個(gè)含有5Hz、15Hz和30Hz的混和正弦波信號(hào)已知濾波器的階數(shù)n=38，beta=。設(shè)置完以后點(diǎn)擊窗口下方的Design Filter，在窗口上方就會(huì)看到所設(shè)計(jì)濾波器的幅頻響應(yīng)，通過(guò)菜單選項(xiàng)Analysis還可以看到濾波器的相頻響應(yīng)、組延遲、脈沖響應(yīng)、階躍響應(yīng)、零極點(diǎn)配置等。系數(shù)轉(zhuǎn)換成二進(jìn)制碼：若采用乘法器，用1位整數(shù)位，1位符號(hào)位，共22位定點(diǎn)二進(jìn)制數(shù)進(jìn)行運(yùn)算，負(fù)數(shù)用補(bǔ)碼表示，由此將減法運(yùn)算變成累加求和運(yùn)算。const real64_T B[39] = {，，，，，}。比較以上幾種類型的濾波器參數(shù)，在給定的參數(shù)要求下，采用橢圓濾波器可以獲得最佳的幅頻響應(yīng)特性，具有階數(shù)低，過(guò)渡帶窄等優(yōu)點(diǎn)。但由直接型傳輸函數(shù)表達(dá)式來(lái)實(shí)現(xiàn)并不實(shí)用。借助Matlab 信號(hào)處理工具箱中函tf2sos(Transfer function to second order section)將傳遞函數(shù)轉(zhuǎn)換為二階級(jí)聯(lián)形式。量化過(guò)程中由于存在不同程度的量化誤差，由此會(huì)導(dǎo)致濾波器的頻率響應(yīng)出現(xiàn)偏差，嚴(yán)重時(shí)會(huì)使濾波器的極點(diǎn)移到單位圓之外，使系統(tǒng)不穩(wěn)定。 FDAtool設(shè)計(jì)模板及設(shè)計(jì)結(jié)果圖 這里把上面的濾波器設(shè)計(jì)參數(shù)的總體圖給出，如圖210圖210 FIR帶通濾波器總體設(shè)計(jì)參數(shù)根據(jù)上述FIR低通數(shù)字濾波器的原理與濾波特性，我們?cè)谏厦娴能浖?shí)踐中已經(jīng)掌握了設(shè)計(jì)數(shù)字濾波器的方法并且成功的使用Matlab/Simulink進(jìn)行了設(shè)計(jì)和仿真。 FPGA 可編程邏輯元件介紹EDA是Electronic Design Automation的縮寫，意為電子設(shè)計(jì)自動(dòng)化，即利用計(jì)算機(jī)自動(dòng)完成電子系統(tǒng)的設(shè)計(jì)。它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，吸收了計(jì)算機(jī)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作工具，在EDA軟件平臺(tái)土，根據(jù)硬件描述語(yǔ)言HDL完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布線、仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。ASIC按制造方法又可分為全定制(Full Custom)產(chǎn)品、半定制(semicustom)產(chǎn)品和可編程邏輯器件(PLD)。隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路芯片，并盡可能縮短設(shè)計(jì)周期，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，在使用中也能比較方便的對(duì)設(shè)計(jì)進(jìn)行修改。使用FPGA器件設(shè)計(jì)數(shù)字電路，不僅可以簡(jiǎn)化設(shè)計(jì)過(guò)程，而且可以降低整個(gè)系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。使用FPGA器件設(shè)計(jì)數(shù)字系統(tǒng)電路的主要優(yōu)點(diǎn)如下:使用FPGA器件，可不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制。功能密集度是指在給定的空間能集成的邏輯功能數(shù)量。用FPGA器件實(shí)現(xiàn)數(shù)字系統(tǒng)時(shí)用的芯片數(shù)量少，從而減少芯片的使用數(shù)目，減少印刷線路板面積和印刷線路板數(shù)目，最終導(dǎo)致系統(tǒng)規(guī)模的全面縮減。具有較高集成度的系統(tǒng)比用許多低集成度的標(biāo)準(zhǔn)組件設(shè)計(jì)的相同系統(tǒng)具有高得多的可靠性。基于FPGA器件的可編程性和靈活性，用它來(lái)設(shè)計(jì)一個(gè)系統(tǒng)所需時(shí)間比傳統(tǒng)方法大為縮短。同時(shí)，在樣機(jī)設(shè)計(jì)成功后，由于開發(fā)工具先進(jìn)，自動(dòng)化程度高，對(duì)其進(jìn)行邏輯修改也十分簡(jiǎn)便迅速。FPGA/CPLD器件的工作速度快，一般可以達(dá)到幾百兆赫茲，遠(yuǎn)遠(yuǎn)大于DPS器件。很多FPGA器件都具有加密功能，在系統(tǒng)中廣泛的使用FPGA器件可以有效防止產(chǎn)品被他人非法仿制。首先，使用FPGA器件修改設(shè)計(jì)方便，設(shè)計(jì)周期縮短，使系統(tǒng)的研制開發(fā)費(fèi)用降低。再次，使用FPGA器件能使系統(tǒng)的可靠性提高，維修工作量減少，進(jìn)而使系統(tǒng)的維修服務(wù)費(fèi)用降低。 QuartusⅡ及Verilog HDL介紹Quartus II 屬于Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。 　　Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語(yǔ)言。該語(yǔ)言適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述。這使得我們?cè)诠δ茉O(shè)計(jì)，邏輯驗(yàn)證階段可以不必過(guò)多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。VerilogHDL 的設(shè)計(jì)者想要以 C 編程語(yǔ)言為基礎(chǔ)設(shè)計(jì)一種語(yǔ)言，可以使工程師比較容易學(xué)習(xí)。表23設(shè)計(jì)指標(biāo)要求設(shè)計(jì)指標(biāo)高低通截止頻率 階數(shù)據(jù)寬度低通(1對(duì)應(yīng)Fs/2) 118bits根據(jù)以上指標(biāo)，利用MATLAB中的FIR濾波器系數(shù)設(shè)計(jì)命令fir1(10，)所設(shè)計(jì)濾波器的系數(shù)。圖211 11階FIR濾波器的抽頭系數(shù)和幅頻特性曲線可見(jiàn)抽頭系數(shù)是奇對(duì)稱的，即：， 。同時(shí)，利用濾波器系數(shù)的及對(duì)稱的特性，對(duì)輸入信號(hào) 進(jìn)行如下等效： ， 。由于濾波器系數(shù)都是小數(shù)，所以我們先左移7位（即放大128倍），再用相應(yīng)的移位來(lái)近似這些系數(shù)，最后經(jīng)過(guò)乘加運(yùn)算得到結(jié)果，對(duì)這個(gè)結(jié)果再右移7位（即縮小128倍）即可得出正確的結(jié)果。程序的功能仿真結(jié)果如下圖212所示。同時(shí)，對(duì)比程序運(yùn)行結(jié)果和MATLAB的計(jì)算結(jié)果（如章節(jié)開頭表格所示），可知，二者結(jié)果是一致的，其中個(gè)別數(shù)據(jù)的小誤差是由于移位取代小數(shù)乘法運(yùn)算帶來(lái)的誤差。于是，根據(jù)以上所有思想我們可以得出以下11階FIR數(shù)字濾波器的Verilog程序如下：///////////////////////////////////////////////////////////////////////////////// Company: // Engineer:// Create Date: 17:01:38 11/03