【正文】 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 9 頁(yè) 共 36 頁(yè) FIR 數(shù)字濾波器理論 FIR 濾波器的數(shù)學(xué)表達(dá)式可用 K 階卷積來(lái)表示： ??? ???10 )()()(kk knxkhny ( 3–1) 其中 : K： FIR 濾波器的抽頭數(shù)； )(kh ：第 k 級(jí)抽頭系數(shù) (單位脈沖響應(yīng) )； )( knx ? ：延時(shí) k 個(gè)抽頭的輸入信號(hào)。上圖描述的兩個(gè)序列卷積的例子。 FIR 數(shù)字濾波器的具體設(shè)計(jì)內(nèi)容 濾波器的實(shí)現(xiàn)主要包括兩方面的內(nèi)容，首先選擇一個(gè)合理的結(jié)構(gòu)，然后利用有限精度的數(shù)值來(lái)實(shí)現(xiàn)它。 濾波器的結(jié)構(gòu) FIR 濾波器的單位脈沖響應(yīng) h(k)均為實(shí)數(shù)，在幅度上只要滿足下列兩個(gè)條件之一，就能構(gòu)成線性相位 FIR濾波器。 )1()( nkhnh ??? ( 3–2) )1()( nkhnh ???? ( 3–3) FIR 濾波器最基本的結(jié)構(gòu)是直接型，如圖 所示。對(duì)于每次采樣，只 y(n)都要進(jìn)行 K 次連續(xù)的乘法和 (K1)次加法操作。可以看出“對(duì)稱 ”結(jié)構(gòu)的乘法器是直接結(jié)構(gòu) (圖 )的一半 (K/2)，得到了優(yōu)化，但加法器的數(shù)量保持不變，還是 (K1)個(gè)。第二，無(wú)論系數(shù)量化誤差多大，采用直接型結(jié)構(gòu)都能獲得準(zhǔn)確的線性相位。 濾波 器系數(shù)的計(jì)算 目前， FIR 濾波器的主要設(shè)計(jì)方法是建立在對(duì)理想濾波器頻率特性做某種近似的基礎(chǔ)上的，這些近似方法有窗函數(shù)法、頻率抽樣法和最佳一致法。 窗函數(shù)設(shè)計(jì)的基本原理是 :從所要求的理想濾波器的頻率響應(yīng) Hd(ejw)出發(fā)，經(jīng)過(guò)反傅立葉變換導(dǎo)出 hd(n) ? ? dweeHnh jw njwdd ??????21)( ( 3–4) 由于 hd(n)的無(wú) 限長(zhǎng)，所以要對(duì)其進(jìn)行加窗處理，以得到滿足要求的單位脈沖響應(yīng) h(n) ? ? ? ? )(nhnwnh d?? ( 3–5) 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 12 頁(yè) 共 36 頁(yè) 已經(jīng)認(rèn)可并發(fā)表的窗函數(shù)的數(shù)量非常多，最常用的窗函數(shù) (用 w(n)表示 )基本參數(shù)如表 所示 [10]。當(dāng)選擇主瓣寬度較窄時(shí)，雖然得到較陡的過(guò)渡帶，但通帶和阻帶的波動(dòng)明顯增加 。因此，實(shí)際選用的窗函數(shù)往往是它們的折中。 本設(shè)計(jì)采用的設(shè)計(jì)方案是：設(shè)計(jì)一個(gè)輸入 8 位，輸出 8 位的 256 階線性相位FIR 濾波器， Fs 為 44kHz， Fc 為 ，采用直接型、奇對(duì)稱結(jié)構(gòu)方式，選擇海明窗完成，其輸入信號(hào)范圍為： [177。70， 0， 0， 0， 177。70， …] ，利用 MATLAB 設(shè)計(jì)計(jì)算濾波器系數(shù)如下： FIR 濾波器參數(shù)設(shè) 置，因?yàn)槭?256 階，所以 Specify order 處填 255， h(0)=0，如圖 所示。 圖 濾波器系數(shù) 經(jīng)過(guò)計(jì)算，得到附錄圖 B(a)為脈沖響應(yīng)波形圖，圖附錄圖 B(b)為其幅頻特性曲線，圖附錄圖 B(c)為相頻特性曲線。 濾波器系數(shù)量化 本系統(tǒng)將采用 FPGA 實(shí)現(xiàn)，但 FPGA 只適合處理二進(jìn)制 的整數(shù)，因此就存在一個(gè)將小數(shù)轉(zhuǎn)換為有限位二進(jìn)制整數(shù)的問(wèn)題，即有限字長(zhǎng)問(wèn)題，用有限字長(zhǎng)來(lái)表示輸入和輸出信號(hào)、濾波器系數(shù)以及算術(shù)運(yùn)算的結(jié)果。本系統(tǒng)為硬件實(shí)現(xiàn)，僅分析量化后單位脈沖響應(yīng)系數(shù)的有限字長(zhǎng)對(duì)性能的影響。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 14 頁(yè) 共 36 頁(yè) 圖 濾波器系數(shù)量化 量化后可得 FIR 濾波器的參數(shù)為： [12 18 13 29 13 52 14 162 242 162 14 52 13 29 13 18 12] 設(shè)計(jì)步驟 根據(jù)以上分析，濾波器的理論設(shè)計(jì)部分可以概括為以下 5 個(gè)步驟，用圖 加以總結(jié)說(shuō)明： (1)規(guī)范設(shè)計(jì)要求 這一步驟包括濾波器類型 (如低通濾波器 )的確定，期望的幅度和相位響應(yīng)和可接受的容差，以及確定抽樣頻率和輸入數(shù)據(jù)的字長(zhǎng)。 (3)實(shí)現(xiàn)結(jié)構(gòu)的選擇 用一個(gè)適當(dāng)?shù)慕Y(jié)構(gòu) (直接型、格型和級(jí)聯(lián)型 )來(lái)表示濾波器的實(shí)現(xiàn)結(jié)構(gòu)。 (5)用軟件 /硬件來(lái)實(shí)現(xiàn) 包括選擇硬件和編寫程序并執(zhí)行該濾波，然后進(jìn)行實(shí)際系統(tǒng)的測(cè)試以驗(yàn)證其是否達(dá)到設(shè)計(jì)要求。最后從實(shí)際應(yīng)用設(shè)計(jì)出發(fā)提出一個(gè) FIR 濾波器設(shè)計(jì)流程，包括濾波器結(jié)構(gòu)的選擇、濾波器的系數(shù)計(jì)算、系 數(shù)的量化等，按照此流程即能設(shè)計(jì)出滿足實(shí)際性能需求的數(shù)字濾波器。在設(shè)計(jì)中采用模塊化、參數(shù)化設(shè)計(jì)方法，簡(jiǎn)化了設(shè)計(jì)過(guò)程，并將設(shè)計(jì)結(jié)果進(jìn)行了仿真驗(yàn)證。 為了分析簡(jiǎn)單起見(jiàn)，將 FIR 濾波器的表達(dá)式改寫為： 112211001k0y????????????????? ?kkkk kxhxhxhxhxh (4–1) 設(shè) ? ?1,0,210 ??? ??? kbbBb kbk xxx ，其中 Xkb 表示 Xk 中的第 b 位， xk 即 x 的第 k次采樣，則 y 可以表示為： ?? ???? ??1010Bb kbkk k xhy (4–2) 重新分別求和，其結(jié)果可表示成如下形式： kbkk kBbb xhy ?? ?? ????1010 2 (4–3) 可以看出，分布式算法是一種以實(shí)現(xiàn)乘加運(yùn)算為目的的運(yùn)算方法，與傳統(tǒng)的乘累加不同在于執(zhí)行部分積運(yùn)算的先后順序不同，這個(gè)過(guò)程可用圖 的結(jié)構(gòu)來(lái)實(shí)現(xiàn)，可以看出，該算法可以利用一個(gè)查找表（ LUT）實(shí)現(xiàn)映射，即 2K 字寬（ 即2K 行），預(yù)先編好程序的 LUT 接受一個(gè) k 位輸入量 xb=[x0bx(k1)b]的映 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 18 頁(yè) 共 36 頁(yè) 射，經(jīng)查找表的查找后直接輸出部分積 kbkk k xhbo u tta b le ?? ???10)(_ ，算法中的乘法以位權(quán) 2b 可以通過(guò)圖中的寄存器和累加器完成，在 K 次循環(huán)后完成計(jì)算結(jié)束。 12)(_2/ ????? Bbo u tta b leyy ( 4–4) L U T累加器寄存器2 1t a b l e _ o u tX0 ( B 1 )X1 ( B 1 )X( k 1 ) ( B 1 )………X0 1X1 1X( k 1 ) 1X0 0X1 0X( k 1 ) 0… … … …位 移 寄 存 器Y 圖 DA 算法結(jié)構(gòu)圖 FPGA 設(shè)計(jì)流程 確定了濾波器的實(shí)現(xiàn)方案后，就可以借助 FPGA 來(lái)設(shè)計(jì)了。本設(shè)計(jì)是在 QuartusⅡ 開(kāi)發(fā)平臺(tái)上進(jìn)行的， FPGA 的設(shè)計(jì)流程如圖 所示。在第三章已經(jīng)確定了 FIR 濾波器的實(shí)現(xiàn)方案，鑒于實(shí)現(xiàn)這一方案要用到查找表 結(jié)構(gòu)，所以選擇了具備查找表結(jié)構(gòu)的 FLEX 10K 元器件。設(shè)計(jì)輸入通常有原理圖輸入方式、硬件描述語(yǔ)言輸入方式和波形輸入方式三種方式，在本設(shè)計(jì)中采用硬件描述語(yǔ)言輸入方式，即VHDL 輸入方式。在設(shè)計(jì)處理過(guò)程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)進(jìn)行適配，最后產(chǎn)生編程用的編程文件。 4. 器件編程 對(duì) FPGA 來(lái)說(shuō)是將位流數(shù)據(jù)文件 “配置 ”到 FPGA 中去，這樣，配置的芯片就能夠執(zhí)行所設(shè)計(jì)的系統(tǒng)的功能。 FIR 濾波器的總體結(jié)構(gòu) 設(shè)計(jì)的 FIR 濾波器可以分為以下三種模塊：寄存器模塊、加法器模塊、乘法器模塊。 VHDL 語(yǔ)言的一個(gè)基本設(shè)計(jì)單元是由實(shí)體說(shuō)明（ ENTITY Declaration）和構(gòu)造體說(shuō)明（ ARCHITECTURE Body）兩部分構(gòu)成，對(duì)端口的定義以及對(duì)參數(shù)的說(shuō)明都包含在實(shí)體（ ENTITY）部分，設(shè)計(jì)時(shí)將移位寄存器命名為 dff8。 此模塊程序如下： LIBRARY IEEE。 ENTITY dff8 IS GENERIC (width_1:integer:=7。 PORT( clk : IN STD_LOGIC。 Din : IN STD_LOGIC_VECTOR(width_1 DOWNTO 0)。 END dff8。139。 ELSIF clear=39。 THEN IF(clk39。139。 END IF。 END PROCESS。 程序中的前兩句是庫(kù)和包集合說(shuō)明，語(yǔ)句 IEEE 是程序中要用到的庫(kù)。 std_logic、 std_logic_vector 是 IEEE 定制的標(biāo)準(zhǔn)化數(shù)據(jù)類型。從語(yǔ)句 “ARCHITECTURE a OF dff8 IS”到 “END a”是對(duì)構(gòu)造體的描述，它對(duì)模塊內(nèi)部的功能進(jìn)行了說(shuō)明。 圖 dff8 模塊的邏輯符號(hào) 寄存器的波形仿真如圖 所示。 加法器模塊 在將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外， 每一位都應(yīng)該考慮來(lái)自低位的進(jìn)位，即將兩個(gè)對(duì)應(yīng)位的加數(shù)和來(lái)自低位的進(jìn)位 3 個(gè)數(shù)相加。 多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位。并行進(jìn)位加法器通常比串行級(jí)聯(lián)加法器占用更多的資源。 本次設(shè)計(jì)采用的是并行加法器方式。當(dāng)?shù)竭_(dá)時(shí) 鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 USE 。 ENTITY add121616 is GENERIC ( add_1:integer:=11。 add_3:integer:=15。 Din1 :in signed (add_1 downto 0)。 Dout:out signed (add_3 downto 0))。 ARCHITECTURE a of add121616 is SIGNAL s1: signed(add_3 downto 0)。Din1(add_1)amp。Din1(add_1)amp。 PROCESS(Din1,Din2,clk) BEGIN if clk39。139。 end if。 end a。從語(yǔ)句 “ENTITY add121616 IS”開(kāi)始到 “END add121616”為止是實(shí)體說(shuō)明語(yǔ)句，在add121616 模塊功能的實(shí)體說(shuō)明程序段中定義了 4 個(gè)