【正文】 頻率綜合器收到了國內(nèi)各界關注，并得到了迅猛發(fā)展。 、 DDS 技術在國內(nèi)研究狀況及其發(fā)展趨勢 頻率合成器的技術復雜度很高，經(jīng)過了直接合成 模擬頻率綜合器、鎖相式頻率綜合器、直接數(shù)字式頻率綜合器（ DDS）三個發(fā)展階段。 、直接數(shù)字合成器的概念及其發(fā)展 隨著通 信、數(shù)字電視、衛(wèi)星定位、航空航天和遙控遙測技術的不斷發(fā)展，對頻率源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率個數(shù)的要求越來越高。在通信、雷達、導航、電子偵察、干擾等眾多領域 都有應用。 關鍵字： DDS， Quartus Ⅱ， FPGA 中圖分類號： TN 引言： 隨著現(xiàn)代電子技術的不斷發(fā)展 ,在通信系統(tǒng)中往往需要在一定頻 率范圍內(nèi)提供一系列穩(wěn)定和準確的頻率信號 ,一般的振蕩器己不能滿足要求 ,這就需要頻率合成技術。本設計是以 DDS 芯片 Cyclone Ⅱ： EP2C5T144C8 為頻率合成器的函數(shù)信號發(fā)生器。本文分析了 DDS 的設計原理，基于 VHDL 語言進行系統(tǒng)建模等，同時利用 Quartus Ⅱ編譯平臺完成一個具體 DDS芯片的設計，詳細闡述了基于 VHDL 編程的 DDS 設計方法步驟。直接數(shù)字頻率合成 (Direct Digital Frequen2cy Synthesis ,DDS)是把一系列數(shù)據(jù)量形式的信號通過 D/ A 轉換器轉換成模擬量形式的信號合成技術。 1971 年 3 月美國學者 ， 和 首次提出了直接數(shù)字頻率合成（ DDS— Direct Digital Synthesis）技術。為了提高頻率穩(wěn)定度，經(jīng)常采用晶體振蕩器等方法來解決，但它不能滿足頻率個數(shù)多的要求，因此，目前大量采用頻率合成技術 — DDS 即 Direct Digital Synthesizer，中文名稱是直接數(shù)字合成器，是一種新型的頻率合成技術，具有較高的頻率分辨率，可以 5 實現(xiàn)快速的頻率切換，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制，以其使用方便和品路分辨率高等優(yōu)點，在現(xiàn)代 通信領域得到越來越廣泛的應用。目前，在我國，各種無限系統(tǒng)中使用的品路合成器普遍采用鎖相式頻率綜合器，通過 CPU 控制，課獲得不同的頻點。 基于 DDS 波形產(chǎn)生的應用現(xiàn) 階段主要在兩個方面： ，極低的失真性能的頻 6 率源，它通常選用 DDS 綜合它的光譜性能和頻率調(diào)諧方案。 、頻率合成器種類與技術發(fā)展趨勢 種類：直接模擬合成法、鎖相環(huán)合成法、直接數(shù)字合成法 發(fā)展：直接模擬合成法利用倍頻、分頻、 混頻及濾波，從單一或幾個參數(shù)頻率中產(chǎn)生多個所需的頻率。 極快速度調(diào)諧輸出頻率（相位） DDS 的數(shù)字體系結構取消了像傳統(tǒng)模擬合成方案那樣的手動調(diào)諧和溫度補償?shù)牟环奖悖?DDS 的數(shù)字控制結構外圍使系統(tǒng)的遠程控制更為方便，在處理器控制下 達到最優(yōu)化。不言而喻， EDA 技術將迅速成為電子設計領域中的及其重要的組成部分。因此， EDA 代表了當今電子設計技術的最新發(fā)展方向。 FPGA 和 CPLD 分別是現(xiàn)場可編程門陣列和復雜可編程邏輯器件的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，生于 20 世紀 70 年代。PLD 是電子設計領域中最具活力和發(fā)展前途的一項技術， PLD 能完成任何數(shù)字器件的功能。由此設計的 DDS 電路簡單 ,性能穩(wěn)定 , 也基本能滿足絕大多數(shù)通信系統(tǒng)的使用要求。 HDL 是用于設計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能，電路結構和連接方式。有專家認為，在新的世紀中， VHDL 與 Verilog HDL 語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。 CAD 的出現(xiàn)，使人們可以利用計算機進行建筑、服裝等行業(yè)的輔助設計，電子輔助設計也同步發(fā)展起來。 VHDL語言起源于美國國防部的 VHSIC， VHDL 是一種高級描述語言，適 13 用于行為級和 RTL 級的描述相對與 Verilog 語言和 ABEL 語言這些較低一級的適合描述門級電路的描述性語言而言，其具有以下的優(yōu)點： 設計方法靈活、支持廣泛 VHDL 語言可以支持自頂至下（ Top— Down）和基于庫（ Library— Based）的設計方法，而且還支持同步電路、異步電路、 FPGA 以及其他隨機 電路的設計。采用VHDL 語言的設計，當門級或門級以上層次的描述通過仿真檢驗以后，再用相應的工具將設計映射成不同的工藝（如 MOS、 CMOS 等）。 VHDL 語言中設計實體、程序包、設計庫，為設計人員重復利用已有 的設 計提 供了 諸多 技術 手段 。目前 Altera 已經(jīng)停止開發(fā) MaxplusⅡ，而轉向 Quartus Ⅱ軟件平臺。這個軟件是最新一代的 PLD 集成開發(fā)軟件，取代了 ispEXPERT，成為PLD/FPGA 設計的主要工具。 輸入 DDS 的頻率字和一確定的相位值是相對應的，在相位累加器的累加下產(chǎn)生所需要的地址。與傳統(tǒng)的頻率合成技術相比， DDS 技術具有很高的頻率分辨率，可以實現(xiàn)快速的頻率變化，并且在頻率改變時能保持相 位連續(xù)，容易實現(xiàn)對信號頻率、相位的多種調(diào)制，易于功能擴展和數(shù)字化集成等優(yōu)點，滿足了現(xiàn)代電子系統(tǒng)的許多要求。如圖 2 所示： 采樣周期為 Tdk 采樣頻率 Fclk=1/Tclk。由式（ 3）可見，M 決定了輸出信號的頻率，且兩者是簡單的線性關系。相位累加器的輸出作為 LUT 的地址值， LUT 根據(jù)輸入的地址（相位）信息讀出幅度信號，達到 D/A 轉換器中轉換為模擬量，最后通過濾波器輸出一個平滑的模擬信號。實際應用中，為保證輸出波形的質(zhì)量， Fclk 至少應為 f0 的 4 倍。圖中的相位累加器、相位調(diào)解器、 正弦 ROM 的數(shù)字部分，由于具有數(shù)控頻率合成的功能，又稱為 NCO（ Numerically Controlled Oscillators）。它的輸入是相位調(diào)制器輸出的高 M 位（而并非全部 N 位）值，將其作為正弦 ROM 查找表的地址值；查詢表把輸入的地址相位信息映射成正弦幅度信號；輸出送往 DAC，轉化為模擬信號。 參數(shù)設定：其中選用頻率輸入字 20M，相位累加器的數(shù)據(jù)寬度 N 為32 位，輸出的 D/A 精度為 10 位。 在 Quartus Ⅱ中完成 了源文件的編程，系統(tǒng)的編譯、綜合、適配之后，下一步就是進行功能仿真和時序仿真。比起其他的編譯軟件，它具有以下的優(yōu)點： 1】 開放的界面 Quartus Ⅱ軟件可與其他 EDA 廠家 的設計輸入、綜合、驗證工具相連接。 Quartus Ⅱ的編譯器還提供了強大的邏輯綜合與優(yōu)化功能，使設計人員能比較容易地將其設計集成到可編程邏輯器件中。 6】 接受高級描述語言 Quartus Ⅱ接受多種硬件描述語言，包括 VHDL、 AHDL、 C、C++等語言。另一方面，為了提高頻率分辨率，實現(xiàn)大范圍的頻率變化，頻率控制字 M 的位數(shù)、相位累加器的位數(shù)也比較大 。因此，為了取出主頻，還需在 D/A轉換器的輸出端設置一個截止頻率為 Fclk/2 的低通濾波器。在同學的指導下，我開始了工作。像孫建東他們，更是忙人，都不敢找，怕他們沒時間，所以就一直賴著翁祥輝，讓他幫到底。 、參考文獻 【 1】 譚會生、張昌凡編著，《 EDA 技術及應用》第三版，西安電子科技大學出版社出版 【 2】 潘松、黃繼業(yè)編著，《