【文章內(nèi)容簡介】 邏輯也可驅(qū)動），為了高速驅(qū)動，使用了專用布線通道。167。23 FPGA器件的配置FPGA是基于門陣列方式為用戶提供可編程資源的，其內(nèi)部邏輯結(jié)構(gòu)的形成是由配置數(shù)據(jù)決定的。這些配置數(shù)據(jù)通過外部控制電路或微處理器加載到FPGA內(nèi)部的SRAM中，由于SRAM的易失性，每次上電時，都必須對FPGA進(jìn)行重新配置，在不掉電的情況下，這些邏輯結(jié)構(gòu)將會始終被保持，從而完成用戶編程所要實(shí)現(xiàn)的功能。FPGA器件的配置模式以Xilinx公司的器件為例，Xilinx FPGA的配置有3種模式，分別為并行(Select Map)、串行(Serial)和邊界掃描(Boundary Scan)模式。當(dāng)然Virtex5和Spartan3E／3A的器件有更多的配置模式，如SPI Flash配置和BPI Flash配置。根據(jù)配置時鐘的來源，串行模式又分成主串(Master Serial)和從串(Slave Serial)模式，模式選擇由器件的3個控制引腳MO、M1和M2來完成。為了保證數(shù)據(jù)的正確配置，必須設(shè)置正確的配置模式。用來存放配置數(shù)據(jù)的器件有XC17系列(OTP)、XC18系列(Flash)和新一代的Platform Flash系列配置器件，以及通用的SPI和BPI Flash。(1)并行配置　　為了實(shí)現(xiàn)數(shù)據(jù)的快速加載，Xilinx在FPGA器件中增加了并行模式配置。該模式為8位配置數(shù)據(jù)寬度，需要8位數(shù)據(jù)線D7～D0、低電平有效的芯片選擇信號(CS_B)、電平有效的寫信號(RD WR_B)及高電平有效的忙信號(BUSY)。當(dāng)BUSY信號為高時，表示器件忙，即器件不能執(zhí)行下一步的寫操作，需要等待，直到該信號引腳為低時執(zhí)行下一步。對于50 MHz以下的配置時鐘，可以不用該控制信號。當(dāng)配置完成后，這些多功能引腳可作為普通輸入／輸出線使用，該模式需要輔助控制邏輯和配置時鐘。并行模式又可以細(xì)分成主并行模式和從(Slave)并行模式，當(dāng)需要對多個器件進(jìn)行并行配置時，需選擇從并行模式。(2)串行配置　　串行配置可分為主串和從串兩種模式。該配置方式每個時鐘僅接收一位配置數(shù)據(jù)，如果配置的時鐘信號來自所需配置的FPGA器件，則為主串模式；如果時鐘由外部器件提供配置，這種配置模式為從串模式。對于多個采用串行配置方案的器件，可以組成菊花鏈(daisychains)的形式，即一片F(xiàn)PGA設(shè)置成主模式用來產(chǎn)生配置時鐘，將配置數(shù)據(jù)從串行PROM順序下載到主FPGA器件和從FPGA器件中。其余的器件設(shè)置成從模式，并且將上一級的數(shù)據(jù)輸出(DOUT)與下一級的數(shù)據(jù)輸入(DIN)連接起來，在進(jìn)行FPGA調(diào)試時，如果需要用下載電纜通過從串模式對FPGA進(jìn)行配置，必須進(jìn)行選擇從串模式。(3)邊界掃描配置　　邊界掃描方式采用JTAG標(biāo)準(zhǔn)，因此有時也稱為“JTAG配置模式”，該模式只有4條專用配置信號線，分別為TCK(時鐘)、TDI(數(shù)據(jù)輸入)、TDO(數(shù)據(jù)輸出)及TMS(狀態(tài)和控制)。該模式類似于從串模式。凡是符合JTAG接口標(biāo)準(zhǔn)的器件都可以放在JTAG鏈路中，使用比較簡單。167。24 FPGA系統(tǒng)設(shè)計流程一般說來，一個比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細(xì)分去具體實(shí)現(xiàn)，這就是TOP DOWN（自頂向下）的設(shè)計方法。目前這種高層次的設(shè)計方法已被廣泛采用。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖24所示。系統(tǒng)劃分①編譯器③代碼級功能仿真④綜合器⑤適配前時序仿真⑥適配器⑦CPLD/FPGA實(shí)現(xiàn)適配后仿真模型⑧適配后時序仿真適配報告⑧ASIC實(shí)現(xiàn)VHDL代碼或圖形方式輸入②仿真綜合庫器件編程檔⑧圖24 CPLD/FPGA系統(tǒng)設(shè)計流程流程說明：“自頂向下”的設(shè)計方法進(jìn)行系統(tǒng)劃分。，這是設(shè)計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。，主要是檢驗(yàn)系統(tǒng)功能設(shè)計的正確性。這一步驟適用于大型設(shè)計，因?yàn)閷τ诖笮驮O(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。一般情況下，這一仿真步驟可略去。，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ASIC芯片供貨商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計，也可略去這一步驟。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。，產(chǎn)生多項(xiàng)設(shè)計結(jié)果：（a）適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程檔。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計要求，就修改VHDL源代碼或選擇不同速度和質(zhì)量的器件，直至滿足設(shè)計要求。167。25 FPGA開發(fā)編程原理硬件設(shè)計需要根據(jù)各種性能指針、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計PCB并最終形成樣機(jī)。CPLD/FPGA軟件設(shè)計可分為兩大塊：編程語言和編程工具。編程語言主要有VHDL和Verilog兩種硬件描述語言；編程工具主要是兩大廠家Altera和Xilinx的集成綜合EDA軟件（如MAX+plusII、QuartusII、Foundation、ISE）以及第三方工具（如FPGA Express、Modelsim、Synposys SVS等）。具體的設(shè)計輸入方式有以下幾種：。HDL既可以描述底層設(shè)計，也可以描述頂層的設(shè)計，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述3種形式。有的軟件3種輸入方法都支持，如ActiveHDL。MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。一般大都使用成熟的IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是但項(xiàng)目很大的時候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來設(shè)計基于狀態(tài)機(jī)思想的時序電路。在圖形的方式下定義好各個工作狀態(tài)，然后在各個狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。由于狀態(tài)機(jī)到HDL語言有一種標(biāo)準(zhǔn)的對應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。 167。25 Quartus Ⅱ集成開發(fā)環(huán)境Quartus Ⅱ是Altera公司在21世紀(jì)初推出的FPGA開發(fā)環(huán)境，其功能強(qiáng)大、界面友好、使用便捷。軟件集成了Altera的FPGA開發(fā)流程中涉及的所有工具和第三方軟件接口。通過使用此開發(fā)工具，設(shè)計者可以創(chuàng)建、組織和管理自己的設(shè)計。251 Quartus Ⅱ軟件的特點(diǎn)及支持的器件Quartus 具有以下特點(diǎn)：（1）支持多時鐘定時分析、LogicLock基于塊的設(shè)計、SOPC（可編程片上系統(tǒng)）、內(nèi)嵌SignalTap Ⅱ邏輯分析器和功率估計器等高級工具（2）易于引腳分配和時序約束（3）強(qiáng)大的HDL綜合能力（4）包括有Maxplus Ⅱ的GUI，且容易使Maxplus Ⅱ的工程平穩(wěn)過渡到Quartus Ⅱ開發(fā)系統(tǒng)（5）對于Fmax的設(shè)計具有很好的效果（6）支持的器件種類多（7）支持Windows、Solaris、HPUX和Linux等多種操作系統(tǒng)（8）提供第三方工具如綜合、仿真等的鏈接Quartus Ⅱ軟件支持的器件包括：Stratix系列、Stratix Ⅱ系列、Cyclone系列、Cyclone Ⅱ系列、HardCopy Ⅱ系列、APEX Ⅱ系列、FLEX10k系列、FELX6000系列、MAX Ⅱ系列、MAX3000A系列、MAX7000系列和MAX9000系列等。252 Quartus Ⅱ軟件的集成工具及功能Quartus Ⅱ軟件開發(fā)過程中常用的基本功能：（1）設(shè)計輸入 設(shè)計輸入是使用軟件的模塊輸入方式、文本輸入方式、core輸入方式和EDA設(shè)計輸入工具等表達(dá)用戶的電路構(gòu)思，同時使用分配編輯器設(shè)計初始約束條件，完成相應(yīng)功能的邏輯設(shè)計。常用的設(shè)計輸入是VHDL語言和Verilog HDL語言，描述方便靈活，適合比較大的系統(tǒng)設(shè)計。（2）綜合 綜合是將VHDL語言、原理圖等設(shè)計輸入翻譯成由與門、或門、RAM和觸發(fā)器等基本邏輯單元組成的邏輯連接，并對生成的邏輯鏈接按要求進(jìn)行優(yōu)化，輸出標(biāo)準(zhǔn)格式的網(wǎng)格表格文件，供布局布線器使用，并顯示設(shè)計占用的器件資源。軟件有自帶的綜合器，可以使用軟件的“Analysis amp。 Synthesis”命令，也可以使用第三方綜合工具，比較常用的是Synplicity軟件，生成與Quartus Ⅱ軟件配合使用的網(wǎng)絡(luò)表文件。（3）布局布線布局布線是利用綜合后網(wǎng)格表文件，對設(shè)計文件進(jìn)行布局布線，然后用軟件優(yōu)化，使它的邏輯更準(zhǔn)確。Quartus Ⅱ軟件中布局布線包含分析布局布線結(jié)果、優(yōu)化布局布線和通過反向標(biāo)注分配等。（4）時序分析用戶分析設(shè)計中的所有邏輯的時序性能，并協(xié)助引導(dǎo)布局布線以滿足設(shè)計中的時序分析要求。默認(rèn)情況下，時序分析作為全編譯的一部分自動運(yùn)行，分析時序和生成時序報告，如建立時間、保持時間、時鐘至輸出延時、最大時鐘頻率，以及兩端口之間經(jīng)過的時間，通過時序報告進(jìn)行調(diào)試或驗(yàn)證設(shè)計時序的功能。（5）仿真 仿真分為功能仿真和時序仿真，功能仿真用來驗(yàn)證電路功能是否符合設(shè)計要求；時序仿真包含了延時信息，它能較好地反映芯片的工作情況。仿真可以使用Quartus Ⅱ軟件自帶的仿真器，也可以用第三方仿真器，如ModelSim工具。（6）編程和配置在全編譯通過以后，對器件進(jìn)行編程和配置，包括Assemble（生成編程文件）、Programmer（建立包括設(shè)計所用器件名稱及下載設(shè)置）和引腳配置等。通過下載線將編程文件下載到開發(fā)板上，最終實(shí)現(xiàn)用戶所要求的功能。（7）系統(tǒng)級設(shè)計系統(tǒng)及設(shè)計包括SOPC Builder和DSP Builder。SOPC由CPU、存儲器接口、標(biāo)準(zhǔn)外圍設(shè)備和用戶自定義的外圍設(shè)備等組成。SOPC Builder允許用戶選擇和自定義系統(tǒng)模塊的各個組件和接口，它將這些組件結(jié)合起來，生成對這些組件進(jìn)行實(shí)例化的單個系統(tǒng)模塊，并自動生成必要的總線邏輯。DSP Builder是幫助用戶在易于算法應(yīng)用的開發(fā)環(huán)境中建立DSP設(shè)計的硬件表示，縮短了DSP設(shè)計周期。除了以上的集成工具，Quartus Ⅱ軟件還有很多其他集成工具，另外還提供了第三方工具，包括綜合工具和仿真工具，都是業(yè)內(nèi)公認(rèn)的專業(yè)工具，以功能強(qiáng)大、界面友好、易學(xué)易用而得到廣泛的使用。167。26 VHDL硬件描述語言簡介261基本介紹VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 　　VHDL語言是一種用于電路設(shè)計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Description 。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計，或稱設(shè)計實(shí)體（可以是一個組件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及埠)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實(shí)體定義了外部接口后，一旦其內(nèi)部開發(fā)完成后，其它的設(shè)計就可以直接調(diào)用這個實(shí)體。這種將設(shè)計實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點(diǎn)。262 VHDL系統(tǒng)設(shè)計的特點(diǎn)與其它硬件描述語言相比，VHDL具有以下特點(diǎn)：功能強(qiáng)大、設(shè)計靈活。VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機(jī)電路的設(shè)計，這是其它硬件描述語言所不能比擬的。VHDL還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。　　支持廣