基于fpga的dds仿真與設(shè)計報告(編輯修改稿)
2025-07-24 17:44 本頁面
【文章內(nèi)容簡介】 、標準化、小型化、多功能、低功耗、低成本、設(shè)計靈活方便，可縮短研制周期，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證?；谏鲜龅膬?yōu)點，本設(shè)計采用FPGA芯片作為平臺，這樣可以把整個系統(tǒng)下載到一塊芯片之中，實現(xiàn)了所謂的片上系統(tǒng)，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。、硬件描述語言（HDL）硬件描述語言（HDL）是相對于一般的計算機軟件語言如C、Pascal而言的。HDL是用于設(shè)計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能，電路結(jié)構(gòu)和連接方式。HDL具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面，表現(xiàn)了強大的生命力和應(yīng)用潛力。用HDL進行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有VHDL，Verilog HDL，ABEL，AHDL，System Verilog和Systern C。有專家認為，在新的世紀中，VHDL與Verilog HDL語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。、VHDL簡介VHDL語言的英文全名是Very High Speed Integrated Circuit Hardware Description Language，即超高速集成電路硬件描述語言，是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計，因此在實際應(yīng)用中越來越廣泛。HDL發(fā)展的技術(shù)源頭是：在HDL形成發(fā)展之前，已有了許多程序設(shè)計語言，如匯編、C、Pascal、Fortran、Prolog等。這些語言運行在不同硬件平臺和不同的操作環(huán)境中，它們適合于描述過程和算法，不適合作硬件描述。CAD的出現(xiàn)，使人們可以利用計算機進行建筑、服裝等行業(yè)的輔助設(shè)計，電子輔助設(shè)計也同步發(fā)展起來。在從CAD工具到EDA工具的進化過程中，電子設(shè)計工具的人機界面能力越來越高。在利用EDA工具進行電子設(shè)計時，邏輯圖、分立電子原件作為整個越來越復(fù)雜的電子系統(tǒng)的設(shè)計已不適應(yīng)。、VHDL的主要特點作為硬件描述語言的第一個國際標準，VHDL具有很強的可移植性：1】 具有豐富的模擬仿真語句和庫函數(shù)，隨時可對設(shè)計進行仿真模擬，因而能將設(shè)計中邏輯上的錯誤消滅在組裝之前，在大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性；2】 設(shè)計層次較高，用于較復(fù)雜的計算時能盡早發(fā)現(xiàn)存在的問題，從而縮短設(shè)計周期；3】 VHDL的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換；支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用；4】 對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動地把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表；、VHDL語言的優(yōu)勢常用的硬件描述性語言有VHDL、Verilog和ABEL語言。VHDL語言起源于美國國防部的VHSIC，VHDL是一種高級描述語言，適用于行為級和RTL級的描述相對與Verilog語言和ABEL語言這些較低一級的適合描述門級電路的描述性語言而言，其具有以下的優(yōu)點： 設(shè)計方法靈活、支持廣泛VHDL語言可以支持自頂至下（Top—Down）和基于庫（Library—Based）的設(shè)計方法，而且還支持同步電路、異步電路、FPGA以及其他隨機電路的設(shè)計。 系統(tǒng)硬件描述能力強VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的框圖直到門級電路。另外，高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用。 VHDL語言描述與工藝不發(fā)生關(guān)系在用VHDL語言設(shè)計系統(tǒng)硬件時，沒有嵌入工藝信息。采用VHDL語言的設(shè)計，當(dāng)門級或門級以上層次的描述通過仿真檢驗以后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝（如MOS、CMOS等）。這樣，在工藝變更時，只要改變相應(yīng)的映射工具就行了。 VHDL語言標準、規(guī)范，易于共享和復(fù)用 由于VHDL語言已成為一種IEEE的工業(yè)標準，這樣，設(shè)計成果便于復(fù)用和交流，反過來也更進一步推動VHDL語言的推廣及完善?；谏鲜龅奶攸c，可知VHDL語言可讀性好，又能被計算機識別。VHDL語言中設(shè)計實體、程序包、設(shè)計庫，為設(shè)計人員重復(fù)利用已有的設(shè)計提供了諸多技術(shù)手段?？芍貜?fù)利用他人的IP（Intelligence Property）模塊和軟核（Soft Core）也是VHDL的另一特色，許多設(shè)計不必每次都從頭再來，只要在更高層次上把IP模塊組合起來，就能達到事半功倍的效果。因此本設(shè)計采用VHDL語言設(shè)計一個完善的HDB3碼編、譯碼器。、軟件開發(fā)工具Altera公司開發(fā)的MaxplusⅡ 和Quartus Ⅱ都是曾經(jīng)最優(yōu)秀的PLD開發(fā)平臺之一，適合開發(fā)早期的中小規(guī)模PLD/FPGA，使用者眾多。目前Altera已經(jīng)停止開發(fā)MaxplusⅡ，而轉(zhuǎn)向Quartus Ⅱ軟件平臺。Xilinx公司開發(fā)的Foundation和ISE是Xilinx公司上一代的PLD開發(fā)軟件，目前Xilinx公司已經(jīng)停止開發(fā)Foundation，轉(zhuǎn)向ISE軟件平臺，現(xiàn)在的ISE是公司目前主體的PLD/FPGA開發(fā)軟件。Lattice公司開發(fā)了ispDesignEXPERT和ispLEVER。前者是Lattice公司的PLD開發(fā)軟件，目前最新軟件改名為：ispLEVER。這個軟件是最新一代的PLD集成開發(fā)軟件，取代了ispEXPERT，成為PLD/FPGA設(shè)計的主要工具。第三章 DDS工作原理和主要特點DDS實現(xiàn)頻率合成的原理主要是通過查找表的方式來進行的。如下圖：圖1中的存儲表中存儲了一個周期的波形采樣值的ROM（如：要產(chǎn)生正弦波時，存儲表中存儲的就是一個周期的正弦波的采樣值）。當(dāng)周期地給出特定地址后，ROM就輸出相應(yīng)的采樣值。輸入DDS的頻率字和一確定的相位值是相對應(yīng)的，在相位累加器的累加下產(chǎn)生所需要的地址。因為輸入ROM的地址是周期重復(fù)的，輸出的采樣值經(jīng)過D/A和濾波器后就得到
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