【文章內(nèi)容簡(jiǎn)介】 、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本、設(shè)計(jì)靈活方便，可縮短研制周期，可無(wú)限次反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證?；谏鲜龅膬?yōu)點(diǎn)，本設(shè)計(jì)采用FPGA芯片作為平臺(tái)，這樣可以把整個(gè)系統(tǒng)下載到一塊芯片之中，實(shí)現(xiàn)了所謂的片上系統(tǒng)，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。、硬件描述語(yǔ)言（HDL）硬件描述語(yǔ)言（HDL）是相對(duì)于一般的計(jì)算機(jī)軟件語(yǔ)言如C、Pascal而言的。HDL是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它描述電子系統(tǒng)的邏輯功能，電路結(jié)構(gòu)和連接方式。HDL具有與具體硬件電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語(yǔ)言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。用HDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。就FPGA/CPLD開發(fā)來(lái)說(shuō)，比較常用和流行的HDL主要有VHDL，Verilog HDL，ABEL，AHDL，System Verilog和Systern C。有專家認(rèn)為，在新的世紀(jì)中，VHDL與Verilog HDL語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。、VHDL簡(jiǎn)介VHDL語(yǔ)言的英文全名是Very High Speed Integrated Circuit Hardware Description Language，即超高速集成電路硬件描述語(yǔ)言，是一種全方位的硬件描述語(yǔ)言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)三個(gè)不同層次的設(shè)計(jì)，因此在實(shí)際應(yīng)用中越來(lái)越廣泛。HDL發(fā)展的技術(shù)源頭是：在HDL形成發(fā)展之前，已有了許多程序設(shè)計(jì)語(yǔ)言，如匯編、C、Pascal、Fortran、Prolog等。這些語(yǔ)言運(yùn)行在不同硬件平臺(tái)和不同的操作環(huán)境中，它們適合于描述過(guò)程和算法，不適合作硬件描述。CAD的出現(xiàn)，使人們可以利用計(jì)算機(jī)進(jìn)行建筑、服裝等行業(yè)的輔助設(shè)計(jì)，電子輔助設(shè)計(jì)也同步發(fā)展起來(lái)。在從CAD工具到EDA工具的進(jìn)化過(guò)程中，電子設(shè)計(jì)工具的人機(jī)界面能力越來(lái)越高。在利用EDA工具進(jìn)行電子設(shè)計(jì)時(shí)，邏輯圖、分立電子原件作為整個(gè)越來(lái)越復(fù)雜的電子系統(tǒng)的設(shè)計(jì)已不適應(yīng)。、VHDL的主要特點(diǎn)作為硬件描述語(yǔ)言的第一個(gè)國(guó)際標(biāo)準(zhǔn)，VHDL具有很強(qiáng)的可移植性：1】 具有豐富的模擬仿真語(yǔ)句和庫(kù)函數(shù)，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬，因而能將設(shè)計(jì)中邏輯上的錯(cuò)誤消滅在組裝之前，在大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)功能的可行性；2】 設(shè)計(jì)層次較高，用于較復(fù)雜的計(jì)算時(shí)能盡早發(fā)現(xiàn)存在的問(wèn)題，從而縮短設(shè)計(jì)周期；3】 VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換；支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用；4】 對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表；、VHDL語(yǔ)言的優(yōu)勢(shì)常用的硬件描述性語(yǔ)言有VHDL、Verilog和ABEL語(yǔ)言。VHDL語(yǔ)言起源于美國(guó)國(guó)防部的VHSIC，VHDL是一種高級(jí)描述語(yǔ)言，適用于行為級(jí)和RTL級(jí)的描述相對(duì)與Verilog語(yǔ)言和ABEL語(yǔ)言這些較低一級(jí)的適合描述門級(jí)電路的描述性語(yǔ)言而言，其具有以下的優(yōu)點(diǎn)： 設(shè)計(jì)方法靈活、支持廣泛VHDL語(yǔ)言可以支持自頂至下（Top—Down）和基于庫(kù)（Library—Based）的設(shè)計(jì)方法，而且還支持同步電路、異步電路、FPGA以及其他隨機(jī)電路的設(shè)計(jì)。 系統(tǒng)硬件描述能力強(qiáng)VHDL語(yǔ)言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的框圖直到門級(jí)電路。另外，高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用。 VHDL語(yǔ)言描述與工藝不發(fā)生關(guān)系在用VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒(méi)有嵌入工藝信息。采用VHDL語(yǔ)言的設(shè)計(jì)，當(dāng)門級(jí)或門級(jí)以上層次的描述通過(guò)仿真檢驗(yàn)以后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝（如MOS、CMOS等）。這樣，在工藝變更時(shí)，只要改變相應(yīng)的映射工具就行了。 VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用 由于VHDL語(yǔ)言已成為一種IEEE的工業(yè)標(biāo)準(zhǔn)，這樣，設(shè)計(jì)成果便于復(fù)用和交流，反過(guò)來(lái)也更進(jìn)一步推動(dòng)VHDL語(yǔ)言的推廣及完善。基于上述的特點(diǎn)，可知VHDL語(yǔ)言可讀性好，又能被計(jì)算機(jī)識(shí)別。VHDL語(yǔ)言中設(shè)計(jì)實(shí)體、程序包、設(shè)計(jì)庫(kù)，為設(shè)計(jì)人員重復(fù)利用已有的設(shè)計(jì)提供了諸多技術(shù)手段。可重復(fù)利用他人的IP（Intelligence Property）模塊和軟核（Soft Core）也是VHDL的另一特色，許多設(shè)計(jì)不必每次都從頭再來(lái)，只要在更高層次上把IP模塊組合起來(lái)，就能達(dá)到事半功倍的效果。因此本設(shè)計(jì)采用VHDL語(yǔ)言設(shè)計(jì)一個(gè)完善的HDB3碼編、譯碼器。、軟件開發(fā)工具Altera公司開發(fā)的MaxplusⅡ 和Quartus Ⅱ都是曾經(jīng)最優(yōu)秀的PLD開發(fā)平臺(tái)之一，適合開發(fā)早期的中小規(guī)模PLD/FPGA，使用者眾多。目前Altera已經(jīng)停止開發(fā)MaxplusⅡ，而轉(zhuǎn)向Quartus Ⅱ軟件平臺(tái)。Xilinx公司開發(fā)的Foundation和ISE是Xilinx公司上一代的PLD開發(fā)軟件，目前Xilinx公司已經(jīng)停止開發(fā)Foundation，轉(zhuǎn)向ISE軟件平臺(tái)，現(xiàn)在的ISE是公司目前主體的PLD/FPGA開發(fā)軟件。Lattice公司開發(fā)了ispDesignEXPERT和ispLEVER。前者是Lattice公司的PLD開發(fā)軟件，目前最新軟件改名為：ispLEVER。這個(gè)軟件是最新一代的PLD集成開發(fā)軟件，取代了ispEXPERT，成為PLD/FPGA設(shè)計(jì)的主要工具。第三章 DDS工作原理和主要特點(diǎn)DDS實(shí)現(xiàn)頻率合成的原理主要是通過(guò)查找表的方式來(lái)進(jìn)行的。如下圖：圖1中的存儲(chǔ)表中存儲(chǔ)了一個(gè)周期的波形采樣值的ROM（如：要產(chǎn)生正弦波時(shí)，存儲(chǔ)表中存儲(chǔ)的就是一個(gè)周期的正弦波的采樣值）。當(dāng)周期地給出特定地址后，ROM就輸出相應(yīng)的采樣值。輸入DDS的頻率字和一確定的相位值是相對(duì)應(yīng)的，在相位累加器的累加下產(chǎn)生所需要的地址。因?yàn)檩斎隦OM的地址是周期重復(fù)的，輸出的采樣值經(jīng)過(guò)D/A和濾波器后就得到