【文章內(nèi)容簡(jiǎn)介】 . . . DDS波形存儲(chǔ)器模塊的設(shè)計(jì)DDS波形存儲(chǔ)器（又稱正弦ROM查找表），其功能是把存儲(chǔ)在相位累加器中的抽樣值轉(zhuǎn)換成正弦波幅度的數(shù)字量函數(shù)，通俗的講，是把相位轉(zhuǎn)化成幅度。本設(shè)計(jì)中，DDS的輸出為10位，相比于傳統(tǒng)的的8位輸出精度提高了4倍，大大調(diào)高了產(chǎn)品的性能。它的輸入端為相位累加器的輸出端，輸出端將正弦幅度信號(hào)送往DA轉(zhuǎn)換器，轉(zhuǎn)化為模擬信號(hào)。DDS波形存儲(chǔ)器模塊生成的原理圖如下：圖33 DDS波形存儲(chǔ)器模塊原理圖 DDS接口測(cè)試模塊的設(shè)計(jì) 在此模塊中，主要有時(shí)鐘分頻部分、按鍵檢測(cè)檢測(cè)部分和數(shù)碼管顯示部分。接口測(cè)試模塊生成的電路原理圖如下：圖34 DDS接口測(cè)試模塊原理圖此模塊程序代碼見(jiàn)附錄3 時(shí)鐘分頻器的設(shè)計(jì) 本設(shè)計(jì)中，系統(tǒng)的時(shí)鐘頻率為48MHz,此設(shè)計(jì)中要用到120KHz的頻率，本模塊的功能將clock端口輸入的時(shí)鐘信號(hào)分頻后送給div_clk端口，利用加法器，并且對(duì)時(shí)鐘頻率計(jì)數(shù)器count中的數(shù)值與我們之前設(shè)定的數(shù)值進(jìn)行比較，當(dāng)count小于我們?cè)O(shè)定的數(shù)值時(shí)，進(jìn)行加1操作，且將輸出端div_clk置零，若不小于我們之前設(shè)定的數(shù)值，則將時(shí)鐘頻率計(jì)數(shù)器清零，且將輸出端div_clk置一，由此得到我們所需要的頻率，分頻器的進(jìn)程代碼如下：PROCESS(clock) 時(shí)鐘分頻部分BEGIN IF RISING_EDGE(clock) THEN IF countX1D4C0 THEN120000 count=count+1。 div_clk=39。039。 ELSE count=B0_0000_0000_0000_0000。 div_clk=39。139。 END IF。 END IF。END PROCESS。 按鍵檢測(cè)部分設(shè)計(jì) 此設(shè)計(jì)中利用八個(gè)按鍵KEY1~KEY8控制輸入DDS的頻率字，從而控制輸出波形的頻率，當(dāng)按下一個(gè)鍵時(shí)，對(duì)該位進(jìn)行加1操作，位權(quán)為16，當(dāng)滿16時(shí)，該位清零，高一位不加1，這樣設(shè)計(jì)是為了方便用戶操作，減小操作難度。設(shè)計(jì)中，先對(duì)按鍵進(jìn)行消抖操作，保證輸入的準(zhǔn)確性。按鍵消抖進(jìn)程代碼如下：PROCESS (clock)按鍵消抖部分BEGIN IF RISING_EDGE(clock) THEN IF div_clk=39。139。 THEN dout1=key。 dout2=dout1。 dout3=dout2。 END IF。 END IF。END PROCESS。消抖檢測(cè)后，還需要對(duì)按鍵進(jìn)行邊沿檢測(cè)，進(jìn)一步保證輸入的準(zhǔn)確性，其進(jìn)程代碼如下：PROCESS (clock)按鍵邊沿檢測(cè)部分BEGIN IF RISING_EDGE(clock) THEN buff=dout1 OR dout2 OR dout3。 END IF。END PROCESS。key_edge=NOT (dout1 OR dout2 OR dout3) AND buff。具體按鍵操作以KEY1為例，其他的鍵的代碼與之類似，只是存儲(chǔ)地址不同，KEY1鍵的進(jìn)程代碼如下：PROCESS(clock)按鍵1BEGIN IF RISING_EDGE(clock) THEN IF key_edge(0)=39。139。 THEN下降沿檢測(cè) fword_r(31 DOWNTO 28)=fword_r(31 DOWNTO 28) + 1。 END IF。 END IF。END PROCESS。按鍵的硬件電路如下：圖35 按鍵電路當(dāng)鍵盤(pán)輸入頻率控制字時(shí)，我利用數(shù)碼管18來(lái)分別顯示8個(gè)按鍵的操作結(jié)果，其硬件電路圖如下：圖36 數(shù)碼管顯示電路此模塊其顯示程序代碼見(jiàn)附件3FPGA設(shè)計(jì)總體RTL電路圖見(jiàn)附件4 外圍電路設(shè)計(jì) D/A轉(zhuǎn)換電路設(shè)計(jì) 在本設(shè)計(jì)中，DDS波形存儲(chǔ)器的輸出為10位，所以我們需要一個(gè)高速的10為D/A轉(zhuǎn)換器來(lái)完成數(shù)模轉(zhuǎn)換，因此我們選用的是TI公司的125MS/S單路10位器件THS5651A，該器件有引腳兼容的更高速（200MS/S）器件DAC900，該芯片完全可以滿足我們的性能參數(shù)要求，其硬件電路如圖所示：圖37 D/A轉(zhuǎn)換電路 低通濾波器的設(shè)計(jì) D/A輸出后，通過(guò)濾波電路、輸出緩沖電路，使信號(hào)平滑且具有負(fù)載能力。濾波采用二階巴特沃茲低通濾波器，其幅度函數(shù)是單調(diào)下降的，且n階巴特沃茲低通濾波器的前（2n1）階導(dǎo)數(shù)在ω=0處為零，所以它又稱為最大平坦幅度濾波器。由于本設(shè)計(jì)要求濾波的分量主要為由D/A產(chǎn)生的高頻分量，和要保留的頻率（小于20KHZ）相差很遠(yuǎn)，所以濾波器在通帶內(nèi)的平坦程度比其衰減陡度更為重要。另外，巴特沃茲低通濾波器也不像其它濾波器對(duì)元件值要求那么苛刻，因?yàn)樵诮刂诡l率附近，頻率響應(yīng)鈍化可能是這些濾波器在要求銳截止的地方不合要求。設(shè)計(jì)中主要是頻率為≤20KHZ的正弦波。，又要盡可能抑制諧波和高頻噪聲。電路如圖38所示：圖38 低通濾波器 。5V電源的設(shè)計(jì)利用穩(wěn)壓模塊LM7805用來(lái)提供相應(yīng)的電壓5V，電路圖39所示圖39 5V電源電路 。、核心板上存儲(chǔ)電路、串行配置器件、復(fù)位電路等供電。SPX1117系列LDO芯片輸出電流可達(dá)800mA，輸出電壓精度在1%以內(nèi)，還具有電流限制和熱保護(hù)功能。使用時(shí)，其輸出端需要接一個(gè)至少10uF的鉭電容來(lái)改善瞬態(tài)響應(yīng)和穩(wěn)定性。電路圖如圖310所示圖310 時(shí)鐘電路的設(shè)計(jì) FPGA內(nèi)部沒(méi)有振蕩電路，使用有源晶振是比較理想的選擇。—387MHz，—275MHz的系統(tǒng)時(shí)鐘。當(dāng)輸入時(shí)鐘頻率較低時(shí)，可以使用FPGA的內(nèi)部PLL調(diào)整FPGA所需的系統(tǒng)時(shí)鐘，使用系統(tǒng)運(yùn)行速度更快。此設(shè)計(jì)利用48MHz的有源晶振作為系統(tǒng)的時(shí)鐘源，為了得到一個(gè)穩(wěn)定、精確的時(shí)鐘頻率，有源晶振的供電電源經(jīng)過(guò)了LC濾波，電路圖如311所示：圖311 時(shí)鐘電路4 設(shè)計(jì)的實(shí)現(xiàn)與仿真本設(shè)計(jì)是在EDA設(shè)計(jì)平臺(tái)上實(shí)現(xiàn)系統(tǒng)的仿真，所以需要的裝置主要有PC機(jī)和Altera公司的QuartusⅡ軟件。Altera公司的QuartusⅡ軟件是一款易于使用的開(kāi)發(fā)工具，其界面友好，集成化程度高?？赏ㄟ^(guò)QuartusⅡ圖形編輯器創(chuàng)建圖形設(shè)計(jì)文件(.gdf)，通過(guò)QuartusⅡ文本編輯器使用VHDL語(yǔ)言創(chuàng)建文本設(shè)計(jì)文件(.vhd)，還可以通過(guò)QuartusⅡ波形編輯器創(chuàng)建波形設(shè)計(jì)文件(.wdf)。通過(guò)QuartusⅡ編譯器完成，可檢查項(xiàng)目是否有錯(cuò)，并對(duì)項(xiàng)目進(jìn)行邏輯綜合，然后配置到一個(gè)ALTERA器件中，同時(shí)產(chǎn)生報(bào)告文件、編程文件和用于時(shí)間仿真的輸出文件。 系統(tǒng)的編譯 FPGA設(shè)計(jì)完成后進(jìn)行編譯，編譯結(jié)果為圖41所示：圖41編譯結(jié)果 可以看出，此設(shè)計(jì)僅僅使用了1%的邏輯單元資源、318%的器件引腳，沒(méi)有用到鎖相環(huán)。 系統(tǒng)的仿真利用QuartusⅡ軟件對(duì)設(shè)計(jì)直接進(jìn)行仿真驗(yàn)證，首先先建立一個(gè)仿真文件Vector Waveform File，然后將設(shè)計(jì)的端口導(dǎo)入仿真窗口，設(shè)定輸入波形，進(jìn)行功能仿真和時(shí)序仿真。通過(guò)QuartusⅡ軟件進(jìn)行仿真設(shè)定后得到分頻，累加器和正弦波的仿真如圖：圖42分頻仿真圖43累加器仿真圖44正弦波的仿真由上圖可以分析出此系統(tǒng)符合設(shè)計(jì)的邏輯關(guān)系，完成了設(shè)計(jì)任務(wù)。 管腳分配 將設(shè)計(jì)中定義的管腳分配到FPGA硬件資源上，分配如下信號(hào)引腳信號(hào)引腳信號(hào)引腳Seg[0]169Dig[5]216da_data[2]41Seg[1]170Dig[6]213da_data[3]23Seg[2]167Dig[7]214da_data[4]20Seg[3]168Key[0]121da_data[5]18Seg[4]165Key[1]122da_data[6]16Seg[5]166Key[2]123da_data[7]14Seg[6]163Key[3]124da_data[8]13Seg[7]164Key[4]143da_data[9]46Dig[0]160Key[5]141da_clk38Dig[1]159Key[6]158da_mode8Dig[2]162Key[7]156clock28Dig[3]161da_data[0]45Dig[4]215da_data[1]43按照上表分配好管腳后，再進(jìn)行一次編譯，編譯完成后，下載到FPGA芯片上。5 總結(jié)與展望本設(shè)計(jì)是以FPGA芯片為開(kāi)發(fā)載體，以硬件描述語(yǔ)言VHDL為設(shè)計(jì)語(yǔ)言，以EDA軟件工具QuartusⅡ?yàn)殚_(kāi)發(fā)環(huán)境，運(yùn)用DDS頻率合成新思路來(lái)進(jìn)行設(shè)計(jì)的。主要完成了一下工作：1. 闡述了DDS的基本概念和原理，詳細(xì)介紹了DDS設(shè)計(jì)方法。2. 介紹了利用FPGA芯片運(yùn)用DDS原理進(jìn)行信號(hào)源的設(shè)計(jì)思路和方法。3. 簡(jiǎn)要介紹了開(kāi)發(fā)環(huán)境和設(shè)計(jì)語(yǔ)言。4. 利用設(shè)計(jì)語(yǔ)言VHDL完成了DDS功能和外部測(cè)試功能的設(shè)計(jì)，包括DDS頂層模塊、DDS功能模塊、DDS波形存儲(chǔ)器和DDS接口測(cè)試電路的設(shè)計(jì)。5. 完成了外部相關(guān)電路的設(shè)計(jì)，包括時(shí)鐘電路、電源電路、D/A轉(zhuǎn)換電路、低通濾波器等的相關(guān)設(shè)計(jì)。6. 對(duì)FPGA設(shè)計(jì)進(jìn)行編譯、調(diào)試、仿真和測(cè)試，找出設(shè)計(jì)的不足，加以改進(jìn)。在電子技術(shù)日新月異的發(fā)展的今天，利用EDA手段進(jìn)行設(shè)計(jì)已成為不可阻擋的趨勢(shì)。自上而下的設(shè)計(jì)相