【文章內(nèi)容簡介】 211 頂層設(shè)計原理圖第二節(jié) 自動演奏模塊(automusic)的設(shè)計 為了實現(xiàn)擴展部分的設(shè)計，便需要多加上一個音樂存儲模塊，該模塊的作用是產(chǎn)生8位發(fā)聲控制輸入index，auto為0或1時可以選擇自動演奏或者鍵盤輸入，如果auto為0，則而由存儲在此模塊中的8位二進制數(shù)來作為發(fā)聲控制輸入，由此便可自動演奏樂曲。此模塊的VHDL語言中包括兩個進程，首先是對基準脈沖進行分頻得到4Hz的脈沖，作為第二個進程的時鐘信號，它的目的是控制每個音階之間的停頓時間，此處便是1/4=，第二個進程是音樂的存儲，可根據(jù)需要編寫不同的樂曲。第三節(jié) 音調(diào)發(fā)生器(tone)模塊的設(shè)計音調(diào)發(fā)生器的作用是產(chǎn)生獲得音階的分頻預(yù)置值。當8位發(fā)聲控制輸入index中的某一位為高電平時，則對應(yīng)某一音階的數(shù)值將以端口tone輸出，作為獲得該音階的分頻預(yù)置值，該值作為數(shù)控分頻器的輸入，來對4MHz的脈沖進行分頻，由此得到每個音階相應(yīng)的頻率，例如輸入index=00000010，即對應(yīng)的按鍵是2，產(chǎn)生的分頻系數(shù)便是6809；由code輸出對應(yīng)該音階簡譜的顯示數(shù)碼；由high輸出指示音階高8度的顯示，低電平有效。第四節(jié) 數(shù)控分頻模塊（speaker）的設(shè)計數(shù)控分頻模塊的目的是對基準脈沖分頻，得到1,2,3,4,5,6,7七個音符對應(yīng)頻率。該模塊的VHDL描述中包含了三個進程。首先對32MHz的基準脈沖進行分頻得到8MHz的脈沖，然后按照tone1輸入的分頻系數(shù)對4MHz的脈沖再次分頻，得到的便是所需要的頻率。而第三個進程的作用是在音調(diào)輸出時再進行二分頻，將脈沖展寬，以使揚聲器有足夠功率發(fā)音。第四章 PS2鍵盤控制電子琴程序第一節(jié) VHDL硬件描述語言簡介PLD的軟件已發(fā)展得相當完善，利用VHDL硬件描述語言來實現(xiàn)程序的編制，這樣硬件的功能描述可以完全在軟件上實現(xiàn)。VHDL是用于邏輯設(shè)計的硬件描述語言，成為IEEE標準。它作為描述硬件電路的語言，有以下特點：（1） VHDL的寬范圍描述能力使它成為高層次設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)。（2） VHDL可以用簡潔明確的代碼描述來進行復(fù)雜控制邏輯的設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。（3）VHDL的設(shè)計不依賴于特定的器件，同一個HDL原碼可以綜合成FPGA或ASIC,方便了工藝的轉(zhuǎn)換。（4）VHDL是一個標準語言，為眾多的EDA廠商支持，而且設(shè)計出來的電路大多數(shù)并行運行,因此移植性好且速度快。采用VHDL語言設(shè)計復(fù)雜數(shù)字電路的方法具有很多優(yōu)點，其語言的設(shè)計技術(shù)齊全、方法靈活、支持廣泛。它可以支持自頂向下（Top Down）和基于庫（Library_Based）的設(shè)計方法，而且還支持同步電路、異步電路、FPGA以及其他隨機電路的設(shè)計，其范圍很廣，語言的語法比較嚴格，給閱讀和使用都帶來了極大的好處。第二節(jié) 軟件設(shè)計本設(shè)計采用Xilinx公司的EDA軟件系統(tǒng)Foundation Series ISE 。采用自頂向下的設(shè)計方法。軟件設(shè)計采用結(jié)構(gòu)化程序設(shè)計方法，功能模塊各自獨立，實際上在設(shè)計中將鍵盤輸入和樂曲存儲放在了一個自動演奏模塊中，軟件設(shè)計的核心部分是數(shù)控分頻器，鍵盤輸入和樂曲儲存都是提供給它相應(yīng)的分頻比。對輸入的基準時鐘進行多次分頻，最終輸出的就是想得到的音階的頻率。VHDL描述語言和仿真圖詳見附錄。 第五章 結(jié)束語本設(shè)計利用超高速硬件描述語言VHDL實現(xiàn)了電子琴的自動演奏和鍵盤輸入發(fā)音的簡易功能，經(jīng)過編程，綜合，仿真，下載，芯片燒制，最終做出成品，測試情況良好，能夠準確實現(xiàn)音階的發(fā)音功能，可切換到自動演奏存儲好的樂曲，可根據(jù)需要更改程序而實現(xiàn)不同的樂曲存儲。在設(shè)計實驗時，我本來想做一個電子琴，可是由于對基礎(chǔ)知識不夠純熟，最終沒有成功，這個硬件演奏電路是之后匆忙整的，有很多粗糙的地放，主要是參考了實驗教材上的程序，實驗過程中，犯了很多應(yīng)該避免的小錯誤，比如在編寫頂層連接文件時，只是單純按照自己的想法和例題去編寫，后來發(fā)現(xiàn)編譯的結(jié)果有錯誤。后來發(fā)現(xiàn)是因為管腳的名稱和模塊的名稱一樣或相近導(dǎo)致的，后來在老師的指導(dǎo)下發(fā)現(xiàn)問題所在，從而解決了問題。 1第六章 附錄 與利用微處理器(CPU或MCU)來實現(xiàn)樂曲演奏相比，以純硬件完成樂曲演奏電路的邏輯要復(fù)雜得多，如果不借助于功能強大的EDA工具和硬件描述語言，僅憑傳統(tǒng)的數(shù)字邏輯技術(shù)，即使最簡單的演奏電路也難以實現(xiàn)。如何使用EDA工具設(shè)計電子系統(tǒng)是人們普遍關(guān)心的問題，本設(shè)計在美國ALTERA公司MAX + plusⅡ的EDA軟件平臺上，使用層次化設(shè)計方法，實現(xiàn)了樂曲發(fā)生器的設(shè)計。樂曲選取《梁?！分谢糠?，其簡譜如圖1所示。系統(tǒng)結(jié)構(gòu)描述 1）本設(shè)計完全用VHDL語言實現(xiàn)的，,2）源代碼. 頂層文件LIBRARY IEEE。USE 。ENTITY SONGER IS PORT(CLK12MHZ:IN STD_LOGIC。 CLK8HZ:IN STD_LOGIC。 CODE1:OUT INTEGER RANGE 0 TO 15。 HIGH1:OUT STD_LOGIC。 SPKOUT: OUT STD_LOGIC)。END ENTITY SONGER。ARCHITECTURE one OF SONGER IS COMPONENT NOTETABS PORT(CLK:IN STD_LOGIC。 TONEINDEX:OUT INTEGER RANGE 0 TO 15)。 END COMPONENT。 COMPONENT TONETABA PORT( INDEX: IN INTEGER RANGE 0 TO 15。 CODE: OUT INTEGER RANGE 0 TO 15。 HIGH:OUT STD_LOGIC。 TONE:OUT INTEGER RANGE 0 TO 167FF)。 END COMPONENT。 COMPONENT SPEAKERA PORT( CLK: IN STD_LOGIC。 TONE:IN INTEGER RANGE 0 TO 167FF。 SPKS: OUT STD_LOGIC)。 END COMPONENT。 SIGNAL TONE:INTEGER RANGE 0 TO 167FF。 SIGNAL TONEINDEX:INTEGER RANGE 0 TO 15。BEGINU1:NOTETABS PORT MAP(CLK=CLK8HZ,TONEINDEX=TONEINDEX)。U2:TONETABA PORT MAP(INDEX=TONEINDEX,TONE=