【正文】 供了獨立的讀、寫端口，且每個I/O口都有寄存器；PLL時鐘管理和時鐘增強電路提高了系統(tǒng)的性能，并且可以提供時鐘倍頻；專用進位鏈路，可實現(xiàn)快速加法器和計數(shù)器功能；專用級聯(lián)鏈路，支持系統(tǒng)集成；支持多時鐘系統(tǒng)的低時滯要求；具有JTAG邊界掃描測試內(nèi)速電路。EP1C6Q240的主要參數(shù)如表24所示：邏輯單元（LE）4K bit+奇偶校驗I/O門數(shù)RAM總量 /bitPLL配置二進制文件大小（bit）可選串行主動配置器件5980201859216021167216EPCS1/EPCS4/EPCS16表24 EP1C6Q240的主要參數(shù)、CMOS電平兼，豐富的寄存器資源和I/O口，48MHZ的工作頻率滿足基準時鐘10MHZ的要求，其優(yōu)良的特性完全可以實現(xiàn)DDS芯片的功能。 開發(fā)環(huán)境簡介本設(shè)計利用Altera公司提供的開發(fā)FPGA的集成環(huán)境QuartusⅡ，簡單易學易用，其可視化、集成化設(shè)計環(huán)境等優(yōu)點為大家公認，從設(shè)計輸入、仿真、編譯、綜合、布局布線和下載都可以使用這個集成環(huán)境來完成。QuartusⅡ能夠直接滿足特定的設(shè)計需要，為可編程器件提供全面的設(shè)計環(huán)境，它含有FPGA設(shè)計所有階段的解決方案，其設(shè)計流程圖如25所示圖25 FPGA設(shè)計流程圖此外，QuartusⅡ軟件為設(shè)計流程的每個階段提供QuartusⅡ圖形用戶界面、EDA工具界面和命令行界面。 設(shè)計語言選擇與簡介硬件描述語言（HDL）是一種用形式化方法描述數(shù)字電路和系統(tǒng)語言。然后，利用電子設(shè)計自動化（EDA）工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。目前，這種高層次（HighLevelDesign）的方法已被廣泛采用。硬件描述語言HDL的發(fā)展至今已有20多年的歷史了，并成功應(yīng)用于EDA設(shè)計的各個階段：建模、仿真、驗證和綜合等。但是，這些語言一般各自面向特點的設(shè)計領(lǐng)域和層次，而且眾多的語言使用戶無從適應(yīng)。20世紀80年代后期，VHDL和Verilog HDL語言適應(yīng)這種趨勢的要求，先后成為IEEE標準。其最大的特點是描述能力強，可覆蓋邏輯設(shè)計的諸多領(lǐng)域和層次，并支持眾多硬件模型。VHDL程序設(shè)計的基本結(jié)構(gòu)如圖26所示圖26 VHDL程序基本結(jié)構(gòu)圖3綜合設(shè)計 FPGA設(shè)計部分此設(shè)計中，F(xiàn)PGA需要完成DDS模塊、DDS頂層設(shè)計模塊、DDS波形存儲器模塊和DDS接口測試模塊的設(shè)計。DDS頂層模塊生成的原理圖如下：圖31 DDS頂層模塊原理圖此模塊程序代碼見附錄1 DDS功能模塊設(shè)計在此模塊中主要設(shè)計了頻率相位累加器和相位調(diào)制器，相位累加器是此設(shè)計的關(guān)鍵功能模塊，它的性能直接決定了此設(shè)計的系統(tǒng)性能，相位累加主要是利用頻率控制字和相位控制字來累加出尋址地址，freq_count=freq_count + fword_r。得出的地址再從DDS波形存儲器中，找到相應(yīng)的波形值，然后輸出，從而控制輸出波形的頻率。DDS模塊生成的原理圖如下：圖32 DDS模塊生成的原理圖此模塊程序代碼見附錄2頻率相位累加器和相位調(diào)制器的進程代碼如下：學習參考PROCESS(clock) 頻率相位累加器BEGIN IF RISING_EDGE(clock) THEN freq_count=freq_count + fword_r。END PROCESS。 END IF。. . . . . DDS波形存儲器模塊的設(shè)計DDS波形存儲器（又稱正弦ROM查找表），其功能是把存儲在相位累加器中的抽樣值轉(zhuǎn)換成正弦波幅度的數(shù)字量函數(shù)，通俗的講，是把相位轉(zhuǎn)化成幅度。它的輸入端為相位累加器的輸出端，輸出端將正弦幅度信號送往DA轉(zhuǎn)換器，轉(zhuǎn)化為模擬信號。接口測試模塊生成的電路原理圖如下：圖34 DDS接口測試模塊原理圖此模塊程序代碼見附錄3 時鐘分頻器的設(shè)計 本設(shè)計中，系統(tǒng)的時鐘頻率為48MHz,此設(shè)計中要用到120KHz的頻率，本模塊的功能將clock端口輸入的時鐘信號分頻后送給div_clk端口，利用加法器，并且對時鐘頻率計數(shù)器count中的數(shù)值與我們之前設(shè)定的數(shù)值進行比較，當count小于我們設(shè)定的數(shù)值時，進行加1操作，且將輸出端div_clk置零，若不小于我們之前設(shè)定的數(shù)值，則將時鐘頻率計數(shù)器清零，且將輸出端div_clk置一，由此得到我們所需要的頻率，分頻器的進程代碼如下：PROCESS(clock) 時鐘分頻部分BEGIN IF RISING_EDGE(clock) THEN IF countX1D4C0 THEN120000 count=count+1。039。 div_clk=39。 END IF。END PROCESS。設(shè)計中，先對按鍵進行消抖操作，保證輸入的準確性。139。 dout2=dout1。 END IF。END PROCESS。 END IF。key_edge=NOT (dout1 OR dout2 OR dout3) AND buff。139。 END IF。END PROCESS。濾波采用二階巴特沃茲低通濾波器，其幅度函數(shù)是單調(diào)下降的，且n階巴特沃茲低通濾波器的前（2n1）階導(dǎo)數(shù)在ω=0處為零，所以它又稱為最大平坦幅度濾波器。另外，巴特沃茲低通濾波器也不像其它濾波器對元件值要求那么苛刻，因為在截止頻率附近，頻率響應(yīng)鈍化可能是這些濾波器在要求銳截止的地方不合要求。，又要盡可能抑制諧波和高頻噪聲。5V電源的設(shè)計利用穩(wěn)壓模塊LM7805用來提供相應(yīng)的電壓5V，電路圖39所示圖39 5V電源電路 。SPX1117系列LDO芯片輸出電流可達800mA，輸出電壓精度在1%以內(nèi)，還具有電流限制和熱保護功能。電路圖如圖310所示圖310 時鐘電路的設(shè)計 FPGA內(nèi)部沒有振蕩電路，使用有源晶振是比較理想的選擇。當輸入時鐘頻率較低時，可以使用FPGA的內(nèi)部PLL調(diào)整FPGA所需的系統(tǒng)時鐘，使用系統(tǒng)運行速度更快。Altera公司的QuartusⅡ軟件是一款易于使用的開發(fā)工具，其界面友好，集成化程度高。通過QuartusⅡ編譯器完成，可檢查項目是否有錯，并對項目進行邏輯綜合，然后配置到一個ALTERA器件中，同時產(chǎn)生報告文件、編程文件和用于時間仿真的輸出文件。 系統(tǒng)的仿真利用QuartusⅡ軟件對設(shè)計直接進行仿真驗證，首先先建立一個仿真文件Vector Waveform File，然后將設(shè)計的端口導(dǎo)入仿真窗口，設(shè)定輸入波形，進行功能仿真和時序仿真。 管腳分配 將設(shè)計中定義的管腳分配到FPGA硬件資源上，分配如下信號引腳信號引腳信號引腳Seg[0]169Dig[5]216da_data[2]41Seg[1]170Dig[6]213da_data[3]23Seg[2]167Dig[7]214da_data[4]20Seg[3]168Key[0]121da_data[5]18Seg[4]165Key[1]122da_data[6]16Seg[5]166Key[2]123da_data[7]14Seg[6]163Key[3]124da_data[8]13Seg[7]164Key[4]143da_data[9]46Dig[0]160Key[5]141da_clk38Dig[1]159Key[6]158da_mode8Dig[2]162Key[7]156clock28Dig[3]161da_data[0]45Dig[4]215da_data[1]43按照上表分配好管腳后，再進行一次編譯，編譯完成后，下載到FPGA芯片上。主要完成了一下工作：1. 闡述了DDS的基本概念和原理，詳細介紹了DDS設(shè)計方法。3. 簡要介紹了開發(fā)環(huán)境和設(shè)計語言。5. 完成了外部相關(guān)電路的設(shè)計，包括時鐘電路、電源電路、D/A轉(zhuǎn)換電路、低通濾波器等的相關(guān)設(shè)計。在電子技術(shù)日新月異的發(fā)展的今天，利用EDA手段進行設(shè)計已成為不可阻擋的趨勢。利用EDA設(shè)計軟件輔助設(shè)計和仿真，方便快捷，減少了錯誤率的產(chǎn)生，縮短了產(chǎn)品的設(shè)計及上市周期，既減輕了設(shè)計工作量又滿足了商業(yè)利益的需求，市場前景十分廣闊。在論文的寫作期間，孫老師在百忙之中抽出時間指導(dǎo)我的論文寫作，在很多關(guān)鍵的知識點上進行了講解疏通，講解了許多信號方面的專業(yè)知識，為我的論文的寫作提供了強大的理論基礎(chǔ)，同時給我論文寫作的宏觀框架提出了寶貴的意見，特別是由于我今年忙完其他事情后，論文寫作的時間比較倉儲，為了能夠順利完成論文的寫作，孫老師特別為我安排了實驗室，給我們提供寫論文和做設(shè)計的環(huán)境。由于本人學識有限，加之時間倉促，文中不免有錯誤和待改進之處，真誠歡迎各位師長、同學提供寶貴的意見。 USE 。USE 。系統(tǒng)時鐘key: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。DA數(shù)據(jù)輸出da_clk: OUT STD_LOGIC。DA模式選擇輸出seg: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。dig: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)數(shù)碼管位碼輸出。END。039。END COMPONENT。fword: IN STD_LOGIC_VECTOR(31 DOWNTO 0)。輸入相位字da_dat