【正文】 能：將由計算機內(nèi)部傳送過來的并行數(shù)據(jù)轉(zhuǎn)換為輸出的串行數(shù)據(jù)流。在輸出的串行數(shù)據(jù)流中加入奇偶校驗位，并對從外部接收的數(shù)據(jù)流進行奇偶校驗。處理由鍵盤或鼠標發(fā)出的中斷信號（鍵盤和鼠標也是串行設(shè)備）。圖1 UART數(shù)據(jù)傳輸結(jié)構(gòu)圖 UART 幀的格式UART 幀的格式包括線路空閑狀態(tài)（idle，高電平有效）、起始位(start bit，低電平有效)、5～8 位數(shù)據(jù)位(data bits)、校驗位(parity bit，可選)和1 位停止位(stop bit)。UART 內(nèi)部配置有寄存器，可以配置實現(xiàn)數(shù)據(jù)位數(shù)（5～8 位）可選、是否有校驗位和校驗的類型等設(shè)置。在移位寄存器移出一位邏輯值后數(shù)據(jù)位計數(shù)器加1,當數(shù)據(jù)位計數(shù)器記滿10 表示一帖數(shù)據(jù)發(fā)送完成,此時控制器停止各個輔助部件并且再次啟動發(fā)送信號檢測器, 開始監(jiān)視下一次發(fā)送請求. 3方案選擇 本次設(shè)計用的硬件描述語言是VHDL，主要原因是以前學過該語言和它具有如下優(yōu)勢:（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。　 （2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。RS─232C 是與RS49RS42RS422和RS485 并列的一種UART ( universal asynchronous receiver / transm itter)接口標準規(guī)范和總線標準規(guī)范. 這些規(guī)范雖然規(guī)定了不同的通信接口電氣特性、傳輸速率、連接特性和接口的機械特性等內(nèi)容, 但是都對應(yīng)異步串行通信協(xié)議. 由于實際中PC 的外部接口配置為RS─232C 已經(jīng)成為事實標準, 所以文章以RS─232C 為基礎(chǔ)編寫FPGA 串口驅(qū)動程序。 FPGA核心芯片的選擇 本系統(tǒng)用的主芯片是EP1C12Q240C8，該系列的芯片采用324引腳、BGA封裝的EP1C12 FPGA，它擁有12060個LE，52個M4K片上RAM（共計239616bits），2個高性能PLL以及多達249個用戶自定義IO。所以，不管從性能上而言，還是從系統(tǒng)靈活性上而言，它都會成為我們的好幫手。 總體設(shè)計框圖FPGARS232電平轉(zhuǎn)換PC機圖3 總體設(shè)置框圖4 系統(tǒng)硬件設(shè)計 器件芯片介紹 FPGA核心板EP1C12介紹EP1C12核心板為基于Altera Cyclone器件的嵌入式系統(tǒng)開發(fā)提供了一個很好的硬件平臺，它可以為開發(fā)人員提供以下資源： 1 主芯片采用Altera Cyclone器件EP1C12F324C8 2 EPCS4I8配置芯片3 4個用戶自定義按鍵4 4個用戶自定義LED 5 1個七段碼LED 6 標準AS編程接口和JTAG調(diào)試接口7 40MHz高精度時鐘源8 三個高密度擴展接口 9 系統(tǒng)上電復位電路 10 支持+5V直接輸入，板上電源管理模塊系統(tǒng)主芯片采用324引腳、BGA封裝的E1C12 FPGA，它擁有12060個LE，52個M4K片上RAM（共計239616bits），2個高性能PLL以及多達249個用戶自定義IO。圖4 EP1C12核心板系統(tǒng)功能框圖FPGA開發(fā)平臺提供了豐富的資源供學生或開發(fā)人員學習使用，資源包括接口通信、控制、存儲、數(shù)據(jù)轉(zhuǎn)換以及人機交互顯示等幾大模塊，接口通信模塊包括SPI接口、IIC接口、VGA接口、RS232接口、USB接口、PS2鍵盤/鼠標接口、1－Wire接口等；存儲模塊包括EEPROM存儲器模塊等；數(shù)據(jù)轉(zhuǎn)換模塊包括串行ADC、 DAC以及音頻CODE等；人機交互顯示模塊包括8個按鍵、16個LED發(fā)光二極管顯示、1602字符型點陣LCD、8位動態(tài)7段碼管、實時時鐘、SD卡等。EDA/SOPC實驗開發(fā)平臺提供的資源有： 標準配置核心板為EP1C12核心板（核心芯片為EP1C12F324C8）。 1602字符型液晶點陣。 1個256色VGA接口。 1個USB設(shè)備接口，利用PDIUSBD12芯片實現(xiàn)USB協(xié)議轉(zhuǎn)換。 1個蜂鳴器輸出模塊。 串行ADC和串行DAC模塊。1 基于1Wire接口的數(shù)字溫度傳感器。1 16個用戶自定義LED顯示，8個用戶自定義按鍵輸出。1 擴展接口，供用戶高速穩(wěn)定的自由擴展。在Nios II開發(fā)過程中，JTAG更是起著舉足輕重的作用，因為通過JTAG接口，開發(fā)人員不僅可以對Nios II系統(tǒng)進行在線仿真調(diào)試，而且還可以下載代碼或用戶數(shù)據(jù)到CFI Flash中。圖6 開發(fā)板上的JTAG調(diào)試插座JP1插座信號定義 1TCK 2GND 3TDO 4Vcc() 5TMS 6 / 7/ 8/ 9TDI 10GND 表1 JTAG插座信號定義注： ‘/’表示該插針沒有任何信號。如果設(shè)計人員需要其它頻率時鐘源，可以在FPGA內(nèi)部進行分頻或利用FPGA內(nèi)部PLL倍頻等途徑來得到。40M時鐘信號EP1C12引腳40MHZ J3 表3 時鐘信號與FPGA IO接口對應(yīng)表 MAX232 MAX232芯片是美信公司專門為電腦的RS232標準串口設(shè)計的單電源電平轉(zhuǎn)換芯片,使用+5v單電源供電。由6腳和4只電容構(gòu)成。 　　第二部分是數(shù)據(jù)轉(zhuǎn)換通道。 　　其中13腳（R1IN）、12腳（R1OUT）、11腳（T1IN）、14腳（T1OUT）為第一數(shù)據(jù)通道。 　　TTL/CMOS數(shù)據(jù)從T1IN、T2IN輸入轉(zhuǎn)換成RS232數(shù)據(jù)從T1OUT、T2OUT送到電腦DB9插頭；DB9插頭的RS232數(shù)據(jù)從R1IN、R2IN輸入轉(zhuǎn)換成TTL/CMOS數(shù)據(jù)后從R1OUT、R2OUT輸出。15腳GND、16腳VCC（+5v）。 RS232 RS232接口是1970年由美國電子工業(yè)協(xié)會（EIA）聯(lián)合貝爾系統(tǒng)、調(diào)制解調(diào)器廠家及計算機終端生產(chǎn)廠家共同制定的用于串行通訊的標準。 該標準規(guī)定采用一個25個腳的DB25連接器，對連接器的每個引腳的信號內(nèi)容加以規(guī)定，還對各種信號的電平加以規(guī)定。RS232C 的接口信號：RS232C 的功能特性定義了25芯標準連接器中的20根信號線，其中2條地線、4條數(shù)據(jù)線、11條控制線、3條定時信號線，剩下的5根線作備用或未定義。 　　數(shù)據(jù)終端準備好(Data terminal readyDTR)——有效時（ON）狀態(tài)，表明數(shù)據(jù)終端可以使用。這兩個設(shè)備狀態(tài)信號有效，只表示設(shè)備本身可用，并不說明通信鏈路可以開始進行通信了，能否開始進行通信要由下面的控制信號決定。它用來控制MODEM是否要進入發(fā)送狀態(tài)。當MODEM已準備好接收終端傳來的數(shù)據(jù)，并向前發(fā)送時，使該信號有效，通知終端開始沿發(fā)送數(shù)據(jù)線TxD發(fā)送數(shù)據(jù)。在全雙工系統(tǒng)中，因配置雙向通道，故不需要RTS/CTS聯(lián)絡(luò)信號，使其變高。當本地的MODEM收到由通信鏈路另一端（遠地）的MODEM送來的載波信號時，使RLSD信號有效，通知終端準備接收，并且由MODEM將接收下來的載波信號解調(diào)成數(shù)字兩數(shù)據(jù)后，沿接收數(shù)據(jù)線RxD送到終端。 　　振鈴指示(RingingRI)——當MODEM收到交換臺送來的振鈴呼叫信號時，使該信號有效（ON狀態(tài)），通知終端，已被呼叫。 　　接收數(shù)據(jù)(Received dataRxD)——通過RxD線終端接收從MODEM發(fā)來的串行數(shù)據(jù)，(DCE→DTE)。 　　上述控制信號線何時有效，何時無效的順序表示了接口信號的傳送過程。若DTE要發(fā)送數(shù)據(jù)，則預先將DTR線置成有效(ON)狀態(tài)，等CTS線上收到有效(ON)狀態(tài)的回答后，才能在TxD線上發(fā)送串行數(shù)據(jù)。 　　2個數(shù)據(jù)信號：發(fā)送TXD；接收RXD。 　　6個控制信號： 　　DSR 數(shù)傳發(fā)送準備好，Data Set Ready。 　　RTS DTE請求DCE發(fā)送（Request To Send）。 　　DCD 數(shù)據(jù)載波檢測（Data Carrier Detection），當本地DCE設(shè)備（Modem）收到對方的DCE設(shè)備送來的載波信號時，使DCD有效，通知DTE準備接收， 并且由DCE將接收到的載波信號解調(diào)為數(shù)字信號， 經(jīng)RXD線送給DTE。 　　由于RS232接口標準出現(xiàn)較早，難免有不足之處，主要有以下四點： 　　（1）接口的信號電平值較高，易損壞接口電路的芯片，又因為與TTL電平不兼容故需使用電平轉(zhuǎn)換電路方能與TTL電路連接。 　?。?）接口使用一根信號線和一根信號返回線而構(gòu)成共地的傳輸形式，這種共地傳輸容易產(chǎn)生共模干擾，所以抗噪聲干擾性弱。RS232（DB9）接口定義圖8 接口說明1 DCD 載波檢測 　　2 RXD 接收數(shù)據(jù) 3 TXD 發(fā)送數(shù)據(jù) 　　4 DTR 數(shù)據(jù)終端準備好 　　5 SG 信號地 　　6 DSR 數(shù)據(jù)準備好 　　7 RTS 請求發(fā)送 8 CTS 允許發(fā)送 9 RI 振鈴提示 系統(tǒng)硬件框圖FPGAAS下載方式 JTAG接口MAX232PC終端電源時鐘晶振圖9 系統(tǒng)硬件圖 主要組成電路分析本系統(tǒng)設(shè)計目標主要包括兩個部分：FPGA模塊、電平轉(zhuǎn)換模塊。 FPGA模塊 FPGA模塊主要由波特率產(chǎn)生模塊、數(shù)據(jù)發(fā)送模塊、數(shù)據(jù)接收模塊三部分組成。圖10 .頂層模塊的電路圖波特率產(chǎn)生模塊: 波特率發(fā)生器實際上就是一個分頻器。即分頻數(shù)=系統(tǒng)時鐘／(16波特率)，波特率分頻數(shù)可以根據(jù)不同的應(yīng)用需要更改。波特率發(fā)生器模塊圖如下所示圖11 波特率發(fā)生器模塊圖波特率發(fā)生器的仿真結(jié)果如圖：Clk：時鐘信號周期Resetb：復位信號Bclk：輸出波特率時鐘信號周期圖12 波特率發(fā)生器的仿真波形UART接收器模塊: 由于串行數(shù)據(jù)幀和接收時鐘是異步的，由邏輯1轉(zhuǎn)為邏輯0可以被視為一個數(shù)據(jù)幀的起始位。由于內(nèi)部采樣時鐘bclk周期（由波特率發(fā)生器產(chǎn)生）是發(fā)送或接收波特率時鐘頻率的16倍，所以起始位需要至少8個連續(xù)bclk周期的邏輯0被接收到，才認為起始位接收到，接著數(shù)據(jù)位和奇偶校驗位將每隔16個bclk周期被采樣一次（即每一個波特率時鐘被采樣一次）。R_START狀態(tài)：當UART接收器復位后，接收狀態(tài)機將處于這一狀態(tài)。圖6中的RXD_SYNC信號是RXD的