畢業(yè)設(shè)計論文—基于fpga的電子琴設(shè)計-在線瀏覽
2025-02-05 16:31本頁面
【正文】 ..........13 ............................................................................................................................13 .....................................................................................................................14 .....................................................................................................................14 總 結(jié) ..........................................................................................................................................15 參考文獻 .....................................................................................................................................16 基于 FPGA 的電子琴設(shè)計 1 前言 EDA 技術(shù)是電子設(shè)計的發(fā)展趨勢，利用 EDA 工具可以代替設(shè)計者完成電子系統(tǒng)設(shè)計中的大部分工作。設(shè)計者只要完成對電子系統(tǒng)的功能描述，就可以利用計算機和工具，進行設(shè)計處理，最終得到設(shè)計結(jié)果。 現(xiàn)場可編程門陣列（ FPGA）是可編程器件。 FPGA 的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)得 ，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O之 間的聯(lián)接方式 ,并最終決定了 FPGA 所能實現(xiàn)的功能 , FPGA 允許無限次的編程 . 采用可編程邏輯器件通過對器件內(nèi)部的設(shè)計來實現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計方法。硬件描述語言的突出優(yōu)點是：語言的公開可利用性；設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復(fù)用和繼承等。 本設(shè)計采用 FPGA 和 VHDL 結(jié)合，使用自頂向下的設(shè)計方法， 確保整體功能的完善與性能的完整體現(xiàn)，讓軟硬件及現(xiàn)代電子樂器有機 結(jié)合。 （ 2）按 4*4 鍵盤的 0 鍵可產(chǎn)生中音， 高音 1和低音 .按 A 鍵播放樂曲； B鍵停止播放。 （ 4）設(shè)計一個簡易電子琴 ，采用多模塊進行系統(tǒng)設(shè)計。 （ 6）自動播放一首樂曲。 圖 21 系統(tǒng)組成結(jié)構(gòu)的示意圖 總體設(shè)計流程圖 設(shè)計的主體是 數(shù)控分頻器，對輸入的頻率進行分頻，得到各個音階對應(yīng)的頻率最為輸出。 音符頻率的 取得 本程序分別設(shè)計了一個控制分頻模塊 tone 和音頻分頻模塊 speaker，用這兩個模塊來使各個音符的頻率滿足設(shè)計要求，在音符分頻模塊中輸入的時鐘信 號為 100khz，利用下面的公式可計算出各音符對應(yīng)的 2倍頻率值為 100k/(1024tone+1)=2f 其中， f 為音符頻率，為了使聲音優(yōu)美動聽，在進行一次 2 分頻。音符與其對應(yīng)的頻率值的關(guān)系，見表 22所示。計數(shù)器 時鐘信號作為輸出音符快慢的控制信號，時鐘快時輸出節(jié)拍速度就快，演奏的速度也就快，時鐘慢時輸出節(jié)拍的速度就慢，演奏的速度自然 就降低 了 。 基于 FPGA 的電子琴設(shè)計 4 總體程序設(shè)計 頂層模塊設(shè)計流程，如圖 31所示。 基于 FPGA 的電子琴設(shè)計 5 library ieee。 use 。 use 。 x: in std_logic_vector(3 downto 0)。 musicout: out std_logic)。 architecture a of em is ponent fenpin port(clk1M :in std_logic。 cp2out : out std_logic_vector(1 downto 0)。 end ponent。 key_in : in std_logic。 end ponent。 cp2in : in std_logic_vector(1 downto 0)。 num_dec,music_dec: out std_logic_vector(3 downto 0)。 end ponent。 num_dec_in ,music_dec_in : in std_logic_vector(3 downto 0)。 index_out :out integer range 0 to 10)。 ponent tone 基于 FPGA 的電子琴設(shè)計 6 port( index : in integer range 0 to 10。 end ponent。 tone_in :in integer range 770 to 1024。 end ponent。 signal index : integer range 0 to 10 。 signal numdec,musicdec: std_logic_vector(3 downto 0)。 signal numf ,musicf : std_logic。 signal clk_195,clk_8: std_logic。 u1:fenpin port map(clk1M,clk_100k,clk_195,clk_98,clk_8,cp2,key_y)。 u3:fangdou port map(clk_195,key_x(1),key_dec(1))。 u5:fangdou port map(clk_195,key_x(3),key_dec(3))。 u7:ctrl port map(clk_98,clk_8,numdec, musicdec,numf ,musicf, index)。 u9:speaker port map( clk_100k,tone1,musicout)。 end 。硬 件電路的發(fā)聲原理 ， 聲音的頻譜范圍約在幾十到幾千赫茲，若能利用程序來控制 FPGA 芯片 某個引腳輸出一定頻率的矩形波，接上揚聲器就能發(fā)出相應(yīng)頻率的聲音。樂曲都是由一連串的音符組成，因此按照樂曲的樂譜依次輸出這些音符所對應(yīng)的 頻率
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