【正文】 dle，高電平有效）、起始位(start bit，低電平有效)、5～8 位數(shù)據(jù)位(data bits)、校驗(yàn)位(parity bit，可選)和1 位停止位(stop bit)。在移位寄存器移出一位邏輯值后數(shù)據(jù)位計(jì)數(shù)器加1,當(dāng)數(shù)據(jù)位計(jì)數(shù)器記滿10 表示一帖數(shù)據(jù)發(fā)送完成,此時(shí)控制器停止各個(gè)輔助部件并且再次啟動(dòng)發(fā)送信號(hào)檢測(cè)器, 開始監(jiān)視下一次發(fā)送請(qǐng)求. 3方案選擇 本次設(shè)計(jì)用的硬件描述語(yǔ)言是VHDL，主要原因是以前學(xué)過(guò)該語(yǔ)言和它具有如下優(yōu)勢(shì):（1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 FPGA核心芯片的選擇 本系統(tǒng)用的主芯片是EP1C12Q240C8，該系列的芯片采用324引腳、BGA封裝的EP1C12 FPGA，它擁有12060個(gè)LE，52個(gè)M4K片上RAM（共計(jì)239616bits），2個(gè)高性能PLL以及多達(dá)249個(gè)用戶自定義IO。 總體設(shè)計(jì)框圖FPGARS232電平轉(zhuǎn)換PC機(jī)圖3 總體設(shè)置框圖4 系統(tǒng)硬件設(shè)計(jì) 器件芯片介紹 FPGA核心板EP1C12介紹EP1C12核心板為基于Altera Cyclone器件的嵌入式系統(tǒng)開發(fā)提供了一個(gè)很好的硬件平臺(tái)，它可以為開發(fā)人員提供以下資源： 1 主芯片采用Altera Cyclone器件EP1C12F324C8 2 EPCS4I8配置芯片3 4個(gè)用戶自定義按鍵4 4個(gè)用戶自定義LED 5 1個(gè)七段碼LED 6 標(biāo)準(zhǔn)AS編程接口和JTAG調(diào)試接口7 40MHz高精度時(shí)鐘源8 三個(gè)高密度擴(kuò)展接口 9 系統(tǒng)上電復(fù)位電路 10 支持+5V直接輸入，板上電源管理模塊系統(tǒng)主芯片采用324引腳、BGA封裝的E1C12 FPGA，它擁有12060個(gè)LE，52個(gè)M4K片上RAM（共計(jì)239616bits），2個(gè)高性能PLL以及多達(dá)249個(gè)用戶自定義IO。EDA/SOPC實(shí)驗(yàn)開發(fā)平臺(tái)提供的資源有： 標(biāo)準(zhǔn)配置核心板為EP1C12核心板（核心芯片為EP1C12F324C8）。 1個(gè)256色VGA接口。 1個(gè)蜂鳴器輸出模塊。1 基于1Wire接口的數(shù)字溫度傳感器。1 擴(kuò)展接口，供用戶高速穩(wěn)定的自由擴(kuò)展。圖6 開發(fā)板上的JTAG調(diào)試插座JP1插座信號(hào)定義 1TCK 2GND 3TDO 4Vcc() 5TMS 6 / 7/ 8/ 9TDI 10GND 表1 JTAG插座信號(hào)定義注： ‘/’表示該插針沒有任何信號(hào)。40M時(shí)鐘信號(hào)EP1C12引腳40MHZ J3 表3 時(shí)鐘信號(hào)與FPGA IO接口對(duì)應(yīng)表 MAX232 MAX232芯片是美信公司專門為電腦的RS232標(biāo)準(zhǔn)串口設(shè)計(jì)的單電源電平轉(zhuǎn)換芯片,使用+5v單電源供電。 　　第二部分是數(shù)據(jù)轉(zhuǎn)換通道。 　　TTL/CMOS數(shù)據(jù)從T1IN、T2IN輸入轉(zhuǎn)換成RS232數(shù)據(jù)從T1OUT、T2OUT送到電腦DB9插頭；DB9插頭的RS232數(shù)據(jù)從R1IN、R2IN輸入轉(zhuǎn)換成TTL/CMOS數(shù)據(jù)后從R1OUT、R2OUT輸出。 RS232 RS232接口是1970年由美國(guó)電子工業(yè)協(xié)會(huì)（EIA）聯(lián)合貝爾系統(tǒng)、調(diào)制解調(diào)器廠家及計(jì)算機(jī)終端生產(chǎn)廠家共同制定的用于串行通訊的標(biāo)準(zhǔn)。RS232C 的接口信號(hào)：RS232C 的功能特性定義了25芯標(biāo)準(zhǔn)連接器中的20根信號(hào)線，其中2條地線、4條數(shù)據(jù)線、11條控制線、3條定時(shí)信號(hào)線，剩下的5根線作備用或未定義。這兩個(gè)設(shè)備狀態(tài)信號(hào)有效，只表示設(shè)備本身可用，并不說(shuō)明通信鏈路可以開始進(jìn)行通信了，能否開始進(jìn)行通信要由下面的控制信號(hào)決定。當(dāng)MODEM已準(zhǔn)備好接收終端傳來(lái)的數(shù)據(jù)，并向前發(fā)送時(shí)，使該信號(hào)有效，通知終端開始沿發(fā)送數(shù)據(jù)線TxD發(fā)送數(shù)據(jù)。當(dāng)本地的MODEM收到由通信鏈路另一端（遠(yuǎn)地）的MODEM送來(lái)的載波信號(hào)時(shí)，使RLSD信號(hào)有效，通知終端準(zhǔn)備接收，并且由MODEM將接收下來(lái)的載波信號(hào)解調(diào)成數(shù)字兩數(shù)據(jù)后，沿接收數(shù)據(jù)線RxD送到終端。 　　接收數(shù)據(jù)(Received dataRxD)——通過(guò)RxD線終端接收從MODEM發(fā)來(lái)的串行數(shù)據(jù)，(DCE→DTE)。若DTE要發(fā)送數(shù)據(jù)，則預(yù)先將DTR線置成有效(ON)狀態(tài)，等CTS線上收到有效(ON)狀態(tài)的回答后，才能在TxD線上發(fā)送串行數(shù)據(jù)。 　　6個(gè)控制信號(hào)： 　　DSR 數(shù)傳發(fā)送準(zhǔn)備好，Data Set Ready。 　　DCD 數(shù)據(jù)載波檢測(cè)（Data Carrier Detection），當(dāng)本地DCE設(shè)備（Modem）收到對(duì)方的DCE設(shè)備送來(lái)的載波信號(hào)時(shí)，使DCD有效，通知DTE準(zhǔn)備接收， 并且由DCE將接收到的載波信號(hào)解調(diào)為數(shù)字信號(hào)， 經(jīng)RXD線送給DTE。 　　（3）接口使用一根信號(hào)線和一根信號(hào)返回線而構(gòu)成共地的傳輸形式，這種共地傳輸容易產(chǎn)生共模干擾，所以抗噪聲干擾性弱。 FPGA模塊 FPGA模塊主要由波特率產(chǎn)生模塊、數(shù)據(jù)發(fā)送模塊、數(shù)據(jù)接收模塊三部分組成。即分頻數(shù)=系統(tǒng)時(shí)鐘／(16波特率)，波特率分頻數(shù)可以根據(jù)不同的應(yīng)用需要更改。由于內(nèi)部采樣時(shí)鐘bclk周期（由波特率發(fā)生器產(chǎn)生）是發(fā)送或接收波特率時(shí)鐘頻率的16倍，所以起始位需要至少8個(gè)連續(xù)bclk周期的邏輯0被接收到，才認(rèn)為起始位接收到，接著數(shù)據(jù)位和奇偶校驗(yàn)位將每隔16個(gè)bclk周期被采樣一次（即每一個(gè)波特率時(shí)鐘被采樣一次）。圖6中的RXD_SYNC信號(hào)是RXD的同步信號(hào)，因?yàn)樵谶M(jìn)行邏輯1或邏輯0判斷時(shí)，不希望檢測(cè)的信號(hào)是不穩(wěn)定的，所以不直接檢測(cè)RXD信號(hào)，而是檢測(cè)經(jīng)過(guò)同步后的RXD_SYNC信號(hào)。這種干擾脈沖的周期是很短的，所以可以認(rèn)為保持邏輯0超過(guò)1/4個(gè)位時(shí)間的信號(hào)一定是起始位。R_SAMPLE狀態(tài)：即數(shù)據(jù)位采樣檢測(cè)，完成后無(wú)條件狀態(tài)機(jī)轉(zhuǎn)入R_WAIT狀態(tài)，等待下次數(shù)據(jù)位的到來(lái)。圖4..。這時(shí)由于XMIT_CMD是一個(gè)外加信號(hào)，在FPGA之外，不可能對(duì)XMIT_CMD的脈沖寬帶進(jìn)行限制，如果XMIT_CMD有效在UART發(fā)完一個(gè)數(shù)據(jù)幀依然有效，那么就會(huì)錯(cuò)誤地被認(rèn)為，一個(gè)新的數(shù)據(jù)發(fā)送命令又到來(lái)了，UART發(fā)送器就會(huì)再次啟動(dòng)UART幀的發(fā)送，顯然該幀的發(fā)送是錯(cuò)誤的。緊接著狀態(tài)機(jī)轉(zhuǎn)入X_WAIT狀態(tài)。轉(zhuǎn)換完成立即回到X_WAIT狀態(tài)。MAX232芯片是美信公司專門為電腦的RS232標(biāo)準(zhǔn)串口設(shè)計(jì)的單電源電平轉(zhuǎn)換芯片,使用+5v單電源供電。ModelSim SE 。因此，一段時(shí)間下來(lái)，我對(duì)位FPGA和 UART的國(guó)內(nèi)外研究狀況、發(fā)展趨勢(shì)、工作原理和制作方法都有了比較清晰的了解。硬件設(shè)計(jì)主要是指畫硬件電路，在這里要用到一個(gè)畫圖軟件Protel。系統(tǒng)軟件的設(shè)計(jì)采用了模塊化的結(jié)構(gòu)方式，將各個(gè)功能分成獨(dú)立模塊,由系統(tǒng)的監(jiān)控程序統(tǒng)一管理執(zhí)行。通過(guò)波特率發(fā)生器、發(fā)送器和接收器模塊的設(shè)計(jì)與仿真，能較容易地實(shí)現(xiàn)通用異步收發(fā)器總模塊。 通過(guò)本次畢業(yè)設(shè)計(jì)，我完成了基于FPGA串口設(shè)計(jì)。通過(guò)系統(tǒng)的學(xué)習(xí)使用對(duì)軟件的使用和對(duì)設(shè)計(jì)的編程都有了進(jìn)一步的提升。由于本人水平有限，文中難免存在不足之處，敬請(qǐng)各位老師和同學(xué)批評(píng)指正。（7） 張凱．：國(guó)防工業(yè)出版社，2004在學(xué)業(yè)即將完成之際，謹(jǐn)向各位恩師表示我最衷心的感謝！除此以外，還要感謝各位同學(xué)的熱情幫助和鼓勵(lì)，四年的學(xué)習(xí)生活，我們結(jié)下了深厚的友誼。use 。 —總的輸入輸出信號(hào)的定義 rec_ready,txd_out,txd_done_out:out std_logic。architecture Behavioral of top is ponent reciever port(bclkr,resetr,rxdr:in std_logic。 ponent transfer port(bclkt,resett,xmit_cmd_p:in std_logic。 end ponent。 signal b:std_logic。 end Behavioral 。use 。end last。139。elsif rising_edge(clk) thenif (clk_t=4) thenclk_t=0000。end if。（3）UART接收器()library ieee。entity reciever is generic (framlenr:integer:=8)。end reciever。beginprol :process (rxdr) begin if rxdr =39。 else rxd_sync =39。pro2:process (bclkr,resetr,rxd_sync) —主控時(shí)序、組合進(jìn)程 variable count :std_logic_vector (3 downto 0)。139。039。rt:=0。 end if。count:=0000。 else state=r_start。 end if 。 end if?！獱顟B(tài)4，數(shù)據(jù)采樣檢測(cè) when r_stop=r_ready=39。 —狀態(tài)4，輸出幀接收完畢信號(hào) when others =state=r_start。end Behavioral 。use 。 txd:out std_logic。 —定義各個(gè)子狀態(tài) signal state :states:=x_idle。 variable txds:std_logic。 txd_done=39。 —復(fù)位 elsif rising_edge(bclkt) then case state is when x_idle= —狀態(tài)1，等待數(shù)據(jù)幀發(fā)送命令 if xmit_cmd_p=39。039。xt16:=00000。state=x_start。 else state =x_shift。state=x_wait。state=x_wait。xt16:=00000。txd_done=39。139。 end case。end Behavioral