【正文】 低于方案二的計(jì)時(shí)精度，而且運(yùn)用 VHDL 語(yǔ)言來(lái)描述電子時(shí)鐘是完全的硬件實(shí)現(xiàn)。 電子 時(shí)鐘構(gòu)成 電子時(shí)鐘 實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（ 1Hz）進(jìn)行 計(jì)數(shù)的計(jì)數(shù)電路。 本系統(tǒng)擬采用 Altera 公司 Cyclone 系列的 EP1C12Q240C8 芯片。 圖 電子時(shí)鐘的系統(tǒng)結(jié)構(gòu)框圖 電子時(shí)鐘的工作原理 振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過(guò)分頻器輸出標(biāo)準(zhǔn)秒脈沖。計(jì)數(shù)滿(mǎn)后各計(jì)數(shù)器清零，重新計(jì)數(shù)。 時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，晶振頻率經(jīng)過(guò)分頻就可以得到秒脈沖信號(hào)。 FPGA Altera EP1C12Q240C8 復(fù)位按鍵 6 個(gè) LED 數(shù)碼管顯示時(shí)、分、秒 晶體振蕩器 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 5 頁(yè) 3 EDA 技術(shù)簡(jiǎn)介 FPGA 系統(tǒng)設(shè)計(jì)流程 一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是自頂向下的設(shè)計(jì)方法。高層次設(shè)計(jì) 只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持 下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換為針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表 ， 使工藝轉(zhuǎn)化變得輕而易舉。 流程說(shuō)明： （ 1）按照 “ 自頂向下 ” 的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。此外，還可以采用圖形輸入方式，這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。 （ 4）進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。一般情況下，這一仿真步驟可略去。綜合優(yōu)化是針對(duì) ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)的支持下才能完成。一般的設(shè)計(jì)，也可略去這一步驟。 （ 8）在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果： a、 適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等； b、 適配后的仿真模型； c、 器件編程文件。如果仿真結(jié)果達(dá)不到設(shè) 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 6 頁(yè) 計(jì)要求，就修改 VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿(mǎn)足設(shè)計(jì)要求 [4]。 圖 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 QuartusII 設(shè)計(jì)平臺(tái) 軟件開(kāi)發(fā)環(huán)境及基本流程 本設(shè)計(jì)所用軟件主要是 QuartusII，在此對(duì)它做一些介紹。 QuartusII 提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì) 者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 QuartusII 軟件完全支持 VHDL 設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL 邏輯綜合器。同樣， QuartusII 具備仿真功能，同時(shí)也支持第三方的仿真工具。 QuartusII 包括模塊化的編譯器?？梢酝ㄟ^(guò)選擇 Start Compilation 來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。 圖 上排所示的是 QuartusII 編譯設(shè)計(jì)主控界面，它顯示了 QuartusII 自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì) 流程，包括設(shè)計(jì)輸入編輯 、 設(shè)計(jì)分析與綜合、適配、編程文件匯編、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。 圖 形 或H D L 編 輯A n a l y s i s amp。 QuartusII 擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。在仿真前，需要利用波形編輯器編輯一個(gè)波形激勵(lì) 文件。 QuartusII 圖形用戶(hù)界面的基本設(shè)計(jì)流程如下： 使用 New Project Wizard（ File 菜單）建立新工程并指定目標(biāo)器件或器件系列。可以使用 Block Editor（原理圖編輯器）建立流程圖或原理圖。 （可選）使用 Assignment Editor、 Settings 對(duì)話框（ Assignments 菜單）、 Floorplan Editor 或 LogicLock 功能指定初始設(shè)計(jì)的約束條件。 （可選）使用 Software Builder 為 Excalibur 器件處理器或 Nios 嵌入式處理器建立軟件和編程文件。 Synthesis 對(duì)設(shè)計(jì)進(jìn)行綜合。 使用 Fitter 對(duì)設(shè)計(jì)執(zhí)行布局布線。 使用 Timing Analyzer 對(duì)設(shè)計(jì)進(jìn)行時(shí)序分析。 1（可選）使用物理綜合、時(shí)序底層布局圖、 LogicLock 功能、 Settings 對(duì)話框和 Assignment Editor 進(jìn)行設(shè)計(jì)優(yōu)化，實(shí)現(xiàn)時(shí)序關(guān)閉。 1使用編程文件 、 Programmer 和 Altera 硬件編程器對(duì)器件進(jìn)行編程；或?qū)⒕幊涛募D(zhuǎn)換為其它文件格式以供嵌入式處理器等其它系統(tǒng)使用。 1（可選）使用 Chip Editor、 Resource Property Editor 和 Change Manager 進(jìn)行工程更改管理。 任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（ Project），都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文件的文件夾。一般來(lái)說(shuō)， 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 9 頁(yè) 不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。 編譯前設(shè)置 在對(duì)工程進(jìn)行編譯處理前，必須 做好必要的設(shè)置。 全程編譯 QuartusII 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時(shí)序分析。編譯器首先檢查出工程設(shè)計(jì)文件中可能的錯(cuò)誤信息，供設(shè)計(jì)者排除。 如果編譯成功，可以見(jiàn)到如圖 所示的工程管理窗口左上角顯示了工程（例如工程 div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等；最下欄是編譯處理信息；中欄式編譯報(bào)告項(xiàng)目選擇菜單，單擊其中各項(xiàng)可以詳細(xì)了解編譯與分析結(jié)果。 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 10 頁(yè) 圖 全編譯后出現(xiàn)報(bào)錯(cuò)信息 VHDL語(yǔ)言的特點(diǎn) （ 1）與其他的硬件描 述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。 （ 2） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì) [6]。 圖 電子時(shí)鐘 頂層 結(jié)構(gòu)框圖 用三個(gè)百分頻器把 1MHz 的信號(hào)變成 1Hz。當(dāng)小時(shí)計(jì)數(shù)器計(jì)數(shù)到 24時(shí)，完成一個(gè)周期，跳轉(zhuǎn)到零。掃描器時(shí)鐘取至前面分頻未結(jié)束時(shí)的一個(gè) 100Hz 的信號(hào)。 電子時(shí)鐘 頂層電路 原理 圖 電子時(shí)鐘 頂層電路原理圖 如圖 。 本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的 1MHz 的方波信號(hào)，其輸出至分頻電路。 圖 分頻模塊結(jié)構(gòu) 框圖 分頻模塊的 VHDL 語(yǔ)言描述如下。 use 。 use 。 復(fù)位、基準(zhǔn)信號(hào)脈沖輸入 what: out STD_LOGIC)。 architecture a of fp is signal count100 : integer range 0 to 99。 begin process (rst,clk) 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 14 頁(yè) begin if rst=39。 then count100=0。tt=tt。tt=not tt。 end if。 end process。 分頻模塊仿真波形圖 如圖 。 秒計(jì)數(shù)模塊設(shè)計(jì)與仿真 秒信號(hào)發(fā)生器是數(shù)字電子鐘的核心部分，它的精度和穩(wěn)定度決定了數(shù)字鐘的質(zhì)量，通常用晶體振蕩器產(chǎn)生的脈沖 [9]。 圖 秒 計(jì)數(shù) 模塊結(jié)構(gòu)框圖 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 15 頁(yè) 秒計(jì)數(shù)模塊 VHDL 語(yǔ)言描述如下。 use 。 entity second is port(clk,reset:in std_logic。 秒模塊的個(gè)位和十位分別用 4 位二進(jìn)制數(shù)表示 carry:out std_logic)。 architecture rt1 of second is signal sec1_t,sec2_t:std_logic_vector(3 downto 0)。139。 檢測(cè)秒模塊的 1Hz 脈沖上升沿 sec2_t=0000。event and clk=39。then if sec1_t=1001then 秒的個(gè)位是否到 “ 9” sec1_t=0000。 else sec2_t=sec2_t+1。 else sec1_t=sec1_t+1。 if sec1_t=1001 and sec2_t=0101then carry=39。 秒模塊的 60 秒進(jìn)位輸出 enmin 置 “ 1” ，向分模塊產(chǎn)生進(jìn)位 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 16 頁(yè) else carry=39。 秒計(jì)數(shù)值 “ 0000000” （ 零秒） end if。 end process。 sec2=sec2_t。 秒 模塊仿真波形圖如圖 。 分計(jì)數(shù)模塊模塊 電路設(shè)計(jì)與仿真 分模塊的結(jié)構(gòu)框圖如圖 所示。 library ieee。 use 。 clk 為分鐘模塊的脈沖輸入信號(hào)，接秒模塊的進(jìn)位輸出 min1,min2:out std_logic_vector(3 downto 0)。 carry 為分鐘模塊的進(jìn)位輸出 end minute。 begin process(clk,reset) begin if reset=39。then 復(fù)位