【正文】 圖 CPLD/FPGA系統(tǒng)設(shè)計流程 QuartusII 設(shè)計平臺 軟件開發(fā)環(huán)境及基本流程 本設(shè)計所用軟件主要是 QuartusII，在此對它做一些介紹。 QuartusII 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 QuartusII 提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計 者能方便地進行設(shè)計輸入、快速處理和器件編程。 Altera 公司的 QuartusII 開發(fā)工具人機界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。 QuartusII 軟件完全支持 VHDL 設(shè)計流程，其內(nèi)部嵌有 VHDL 邏輯綜合器。 QuartusII 也可以利用第三方的綜合工具，如 FPGA Compiler II，并能直接調(diào)用這些系統(tǒng)劃分 編譯器 代碼級功能仿真 綜合器 適配前時序仿真 適配器 CPLD/FPGA 實現(xiàn) 適配后仿真模型 適配后時序仿真 適配報告 ASIC 實現(xiàn) VHDL 代碼或圖形方式輸入 仿真綜合庫 器件編程文件 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 7 頁 工具。同樣， QuartusII 具備仿真功能，同時也支持第三方的仿真工具。此外， QuartusII與 MATLAB 和 DSP Builder 結(jié)合，可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實現(xiàn)的關(guān)鍵 EDA 技術(shù) [5]。 QuartusII 包括模塊化的編譯器。編譯器包括的功能模塊有分析 /綜合器、適配器、裝配器、時序分析器、設(shè)計輔助模塊、 EDA 網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等?？梢酝ㄟ^選擇 Start Compilation 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或者打開其它相關(guān)窗口。 圖 上排所示的是 QuartusII 編譯設(shè)計主控界面，它顯示了 QuartusII 自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計 流程，包括設(shè)計輸入編輯 、 設(shè)計分析與綜合、適配、編程文件匯編、時序參數(shù)提取以及編程下載幾個步驟。圖 下排的流程框圖是與上面的 QuartusII設(shè)計流程相對照的標準的 EDA 開發(fā)流程。 圖 形 或H D L 編 輯A n a l y s i s amp。 S y n t h e s i s( 分 析 與 綜 合 )F i l t e r( 適 配 器 )A s s e m b l e r( 編 程 文 件 匯 編 )編 輯 器T i m i n g A n a l y z e r( 時 序 分 析 器 )設(shè) 計 輸 入 綜 合 或 編 譯 適 配 器 件 下 載仿 真 圖 QuartusII 設(shè)計流程 在設(shè)計輸入之后， QuartusII 的編譯器將給出設(shè)計輸入的錯誤報告。 QuartusII 擁有性能良好的設(shè)計錯誤定位器，用于確定文本或圖形設(shè)計中的錯誤。在進行編譯后，可對設(shè)計進行時序仿真。在仿真前，需要利用波形編輯器編輯一個波形激勵 文件。編譯和仿真檢測無誤后，便可將下載信息通過 QuartusII 提供的編程器下載入目標器件中了。 QuartusII 圖形用戶界面的基本設(shè)計流程如下： 使用 New Project Wizard（ File 菜單）建立新工程并指定目標器件或器件系列。 使用 Text Editor（文本編輯器）建立 Verilog HDL、 VHDL 或 Altera 硬件描述語 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 8 頁 言（ AHDL）設(shè)計?？梢允褂?Block Editor（原理圖編輯器）建立流程圖或原理圖。流程圖中可以包含代表其它設(shè)計文件的符號；還可以使用 MegaWizard PlugIn Manager 生成宏功能模塊和 IP 內(nèi)核的自定義變量，在設(shè)計中將它們實例化。 （可選）使用 Assignment Editor、 Settings 對話框（ Assignments 菜單）、 Floorplan Editor 或 LogicLock 功能指定初始設(shè)計的約束條件。 （可選）使用 SOPC Builder 或 DSP Builder 建立系統(tǒng)級設(shè)計。 （可選）使用 Software Builder 為 Excalibur 器件處理器或 Nios 嵌入式處理器建立軟件和編程文件。 使用 Analysis amp。 Synthesis 對設(shè)計進行綜合。 （可選）使用仿真器對設(shè)計執(zhí)行功能仿真。 使用 Fitter 對設(shè)計執(zhí)行布局布線。在對源代碼進行少量更改之后，還可以使用增量布局布線。 使用 Timing Analyzer 對設(shè)計進行時序分析。 使用仿真器對設(shè)計進行時序仿真。 1（可選）使用物理綜合、時序底層布局圖、 LogicLock 功能、 Settings 對話框和 Assignment Editor 進行設(shè)計優(yōu)化，實現(xiàn)時序關(guān)閉。 1使用 Assembler 為設(shè)計建立編程文件。 1使用編程文件 、 Programmer 和 Altera 硬件編程器對器件進行編程；或?qū)⒕幊涛募D(zhuǎn)換為其它文件格式以供嵌入式處理器等其它系統(tǒng)使用。 1（可選）使用 SignalTap II Logic Analyzer、 SignalProbe 功能或 Chip Editor 對設(shè)計進行調(diào)試。 1（可選）使用 Chip Editor、 Resource Property Editor 和 Change Manager 進行工程更改管理。 具體設(shè)計流程 建立工作庫文件夾和編輯設(shè)計文件 首先建立工作庫目錄 ， 以便存儲工程項目設(shè)計 文件。 任何一項設(shè)計都是一項工程（ Project），都必須首先為此工程建立一個放置與此工程相關(guān)的所有設(shè)計文件的文件夾。此文件夾將被 EDA 軟件默認為工作庫。一般來說， 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 9 頁 不同的設(shè)計項目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。 創(chuàng)建工程 使用 New Project Wizard 可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計實體的名稱，還可以指定要在工程中使用的設(shè)計文件、其它源文件、用戶庫和 EDA工具，以及目標器件系列和具體器件等。 編譯前設(shè)置 在對工程進行編譯處理前，必須 做好必要的設(shè)置。步驟如下： （ 1） 選擇 FPGA 目標芯片； （ 2） 選擇配置器件的工作方式； （ 3） 選擇配置器件和編程方式； （ 4） 選擇輸出設(shè)置； （ 5） 選擇目標器件閑置引腳的狀態(tài)。 全程編譯 QuartusII 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負責(zé)對設(shè)計項目的檢錯、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時序分析。在這一過程中，將設(shè)計項目適配到 FPGA 目標器中，同時產(chǎn)生多種用途的輸出文件。編譯器首先檢查出工程設(shè)計文件中可能的錯誤信息，供設(shè)計者排除。然后產(chǎn)生一個結(jié)構(gòu)化的以網(wǎng)表文件表達的電路原理圖文 件。 如果編譯成功，可以見到如圖 所示的工程管理窗口左上角顯示了工程（例如工程 div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時序分析等；最下欄是編譯處理信息；中欄式編譯報告項目選擇菜單，單擊其中各項可以詳細了解編譯與分析結(jié)果。 時序仿真 工程編譯通過后，必須建立 VWF 文件對其功能和時序性質(zhì)進行仿真測試，以了解設(shè)計結(jié)果是否滿足原設(shè)計要求。 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 10 頁 圖 全編譯后出現(xiàn)報錯信息 VHDL語言的特點 （ 1）與其他的硬件描 述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 （ 3） VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （ 4）對于用 VHDL 完 成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 （ 5） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計 [6]。 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 11 頁 4 電子時鐘頂層設(shè)計 電子時鐘 頂層 設(shè)計 分析 根據(jù)前邊敘述的電子鐘的 設(shè)計要求、工作原理和設(shè)計方案，這里給出 系統(tǒng) 頂層 結(jié)構(gòu)框圖 如圖 所示。 圖 電子時鐘 頂層 結(jié)構(gòu)框圖 用三個百分頻器把 1MHz 的信號變成 1Hz。然后信號進入控制秒的計數(shù)器，當?shù)?0 個脈沖時鐘到來時，產(chǎn)生一個進位信號，送到控制分的計數(shù)器，同理，當?shù)?60 個脈沖時鐘到來時，產(chǎn)生一個進位信號，送到控制小時的計數(shù)器。當小時計數(shù)器計數(shù)到 24時，完成一個周期，跳轉(zhuǎn)到零。輸出是由 七 段數(shù)碼顯示器和掃描器來完成的。掃描器時鐘取至前面分頻未結(jié)束時的一個 100Hz 的信號。這樣就能夠 時、分、秒的動態(tài)顯示 [7]。 電子時鐘 頂層電路 原理 圖 電子時鐘 頂層電路原理圖 如圖 。 按鍵控制 時計數(shù)器 分計數(shù)器 秒計數(shù)器 分頻器 掃描顯示電路 七段數(shù)碼顯示譯碼電路 位選通控制電路 六個 LED 數(shù)碼管顯示時、分、秒 1Hz 1Mz 基準信號 黃河科技學(xué)院畢業(yè)設(shè)計說明書 第 12 頁 圖 電子時鐘頂層原理圖 黃河科技學(xué)院畢業(yè)設(shè)計