【正文】 1 前 言 現(xiàn)代社會(huì)的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開發(fā)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automatic， EDA）技術(shù)。 本設(shè)計(jì)采用 VHDL 硬件描述語言進(jìn)行設(shè)計(jì) ， VHDL 主要用 于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、行為 、 功能和接口 ；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來越 廣泛。 ASIC 是一種為專門目的而設(shè)計(jì)的集成電路， 是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。 CPLD 是 ASIC 的近親，一般通過原理圖、 VHDL 對(duì)數(shù)字系統(tǒng) 建模 ，運(yùn)用 EDA 軟件 仿真 、綜合，生成基于一些標(biāo)準(zhǔn)庫(kù)的網(wǎng)絡(luò)表，配置到芯片即可使用。它與 ASIC 的區(qū)別是用戶不需要介入芯片的布局布線和工藝問題，而且可以隨時(shí)改變其邏輯功能，使用靈活。 在控制系統(tǒng)中，鍵 盤是常用的人機(jī)交換接 口 ，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時(shí)候，系統(tǒng)應(yīng)該完成該 鍵 所設(shè)置的功能。 因此，鍵 輸入是與軟件結(jié)構(gòu)密切相關(guān)的過程。根據(jù)鍵盤的結(jié)構(gòu)不同，采用不同的編碼方法。但無論有 無 編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。 鐘表的數(shù)字化給人們 的生 產(chǎn) 生 活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí) 自 動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí) 電氣的自動(dòng) 啟 用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。 當(dāng)今電 子 產(chǎn) 品 正向功能多元化，體積最小化 ，功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì) 上 的顯著區(qū)別 是 大量使用大規(guī)?？删幊踢壿嬈骷巩a(chǎn)品的性能提高，體積縮小，功耗降低 。同 時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā) 周 期。 EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。 美國(guó) Altera公 司的可編程邏輯器 件 采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上 QuartusⅡ開發(fā)環(huán)境，更具有高性能， 開 發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的 開 發(fā)和設(shè)計(jì)。 EDA 技術(shù) 以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為 系統(tǒng)邏輯 描 述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模 可 編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì) 工 具，通過有關(guān)的開發(fā)軟什，自動(dòng)完成用軟件的方式設(shè)計(jì)的電 子 系統(tǒng)到硬 件 系統(tǒng)的邏輯編譯 、 邏輯 2 化簡(jiǎn) 、 邏輯分割 、 邏輯映射 、編程下載等工作 ,最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?。 本設(shè)計(jì) 是 利用 VHDL 硬件描述語言結(jié)合可編程邏輯器件進(jìn)行的，并通過數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，如單片機(jī)等．利用 可 編程邏輯器件具有其他方式?jīng)]有的特點(diǎn)，它具有易學(xué) 、 方便 、 新穎 、 有趣 、 直觀 、 設(shè)計(jì)與實(shí)驗(yàn)項(xiàng)目成功率高，理論與實(shí)踐結(jié)合緊密，體積小 、 容量 大 、 I/O 口豐富 、 易編程和加密等特點(diǎn)，并且它還具有開放的界面 、 豐富的設(shè)計(jì)庫(kù) 、 模塊化的工具以及 LPM 定制等優(yōu)良性能， 應(yīng) 用非常方便。因此，本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。 現(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代。新產(chǎn)品、新技術(shù)層出不窮，電 子 技術(shù)的發(fā)展更是 日 新月異。可以毫 不 夸張的說，電子技術(shù)的 應(yīng) 用無處 不 在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的年代，時(shí) 間 對(duì)人們 來 說是越 來 越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間， 一 旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來很大的損失。 因 此我們需要一個(gè)定時(shí)系統(tǒng) 來 提醒這 些忙碌的人。數(shù)字化的鐘表給人們帶 來 了極大的方便。近 幾 年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。多功能數(shù) 字 鐘 不 管在性能還是在樣式 上 都發(fā)生 了 質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。 本設(shè)計(jì)主要研究基于 CPLD 的數(shù)字鐘，要求時(shí)間以 24 小時(shí)為一個(gè)周期，顯示時(shí)、分、秒。具有校時(shí)、設(shè)鬧鐘及整點(diǎn)報(bào)時(shí)的功能，可以對(duì)時(shí)、分、秒進(jìn)行單獨(dú)校對(duì)，使其校正到標(biāo)準(zhǔn)時(shí)間，并能調(diào)整鬧鐘的時(shí)間，校對(duì)時(shí)間的時(shí)分秒的按鍵和設(shè)鬧鐘的時(shí)分秒的按鍵相同，通過另一按鍵來切換至校對(duì)時(shí)間或是設(shè)鬧鐘，為保證計(jì)時(shí) 的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。 3 1 方案選擇及論證 方案的比較 本時(shí)鐘的設(shè)計(jì)具體有 三 種方法。一是通過單純的數(shù)字電路來實(shí)現(xiàn)；二是使用單片機(jī)來控制實(shí)現(xiàn) ；三是使用可編程邏輯器件（ CPLD/FPGA）來實(shí)現(xiàn) 。 由于純數(shù)字電路實(shí)現(xiàn)不僅造價(jià)很高、設(shè)計(jì)麻煩，且后期的調(diào)試與驗(yàn)證會(huì)有很多連線與布局的問題，此方法已經(jīng)很不實(shí)用了，所以放棄此方法；而第二種和第三種方法均是采用一個(gè)主控芯片來控制時(shí)鐘電路，再外接不同的模塊來實(shí)現(xiàn)完整的功能，需進(jìn)一步說明兩種方法的不同。 1．單片機(jī) 單片機(jī)是一種 集成在電路芯片，是采用超大規(guī)模集成電路技術(shù)把具有數(shù)據(jù)處理能力的中央處理器 CPU 隨機(jī)存儲(chǔ)器 RAM、只讀存儲(chǔ)器 ROM、多種 I/O 口和中斷系統(tǒng)、定時(shí)器 /計(jì)時(shí)器等功能（可能還包括顯示驅(qū)動(dòng)電路、脈寬調(diào)制電路、模擬多路轉(zhuǎn)換器、 A/D 轉(zhuǎn)換器等電路）集成到一塊硅片上構(gòu)成的一個(gè)小而完善的計(jì)算機(jī)系統(tǒng)。 2． 可編程邏輯器件 可編程邏輯器件 PLD（ Programmable Logic Device) ： PLD 是做為一種通用集成電路生產(chǎn)的，他的邏輯功能按照用戶對(duì)器件編程來搞定。一般的 PLD 的集成度很高，足以滿足設(shè)計(jì)一般的數(shù)字系統(tǒng)的需 要。這樣就可以由設(shè)計(jì)人員自行編程而把一個(gè)數(shù)字系統(tǒng) “集成 ”在一片 PLD 上，而不必去請(qǐng)芯片制造廠商設(shè)計(jì)和制作專用的集成電路芯片了。 相比較而言，單片機(jī)一般用于操作控制， PLD 一般用于組合邏輯，功能各不相同，但 PLD 功能比普通的單片機(jī)更強(qiáng)、速度更快、價(jià)格也越來越便宜。并且 PLD 更加高端一些，靈活性更強(qiáng)，近來發(fā)展很快，之后的電子技術(shù)發(fā)展 PLD 的應(yīng)用將會(huì)非常廣泛。選擇PLD 進(jìn)行設(shè)計(jì)會(huì)對(duì)以后的專業(yè)發(fā)展有很大的幫助，所以選擇第三種方法即采用可編程邏輯器件進(jìn)行設(shè)計(jì)。 芯片的選擇 目前使用比較廣泛的可編程邏輯器件主要 有 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件和現(xiàn)場(chǎng)可編程門陣列 FPGA（ Field Programmable Gate Array)。CPLD 相比 FPGA 功能相當(dāng)并相對(duì)容易、成本較低。因此本設(shè)計(jì)使用的芯片是 Altera 公司MAX Ⅱ 系列的 EPM570T100C5N， Altera 的 MAX II 系列 CPLD 是有史以來功耗最低、成本最低的 CPLD。 在所有 CPLD 系列中，其單位 I/O 引腳的功耗和成本都是最低的。 此芯片能滿足本設(shè)計(jì)的要求，改進(jìn)升級(jí)也比較方便。 4 設(shè)計(jì)方案的概述 本方案以 CPLD 芯片為核心，將外接時(shí)鐘信號(hào)送至 CPLD 作為時(shí)鐘基準(zhǔn)信號(hào)和動(dòng)態(tài)掃描信號(hào)。在芯片內(nèi)部分別設(shè)計(jì)出數(shù)字鐘的各個(gè)模塊，如分頻模塊、計(jì)時(shí)模塊、鬧鐘模塊、整點(diǎn)報(bào)時(shí)模塊和動(dòng)態(tài)掃描模塊等。將各位信號(hào)送出至數(shù)碼管顯示。本方案的電路比較簡(jiǎn)單，只用外接一個(gè)穩(wěn)壓電源為主控芯片和數(shù)碼管供電，再接一個(gè)晶振和一個(gè)數(shù)碼管即可。 本設(shè)計(jì)的電路簡(jiǎn)單，但功能齊全，可以設(shè)置鬧鐘、時(shí)間校對(duì)和整點(diǎn)報(bào)時(shí)， CPLD 的設(shè)計(jì)改動(dòng)非常方便，只用改變程序設(shè)計(jì)出相應(yīng)的內(nèi)部模塊就可以實(shí)現(xiàn)一些基本門電路的功能。根據(jù)需要可以增添日歷、 溫度顯示等功能，所以本設(shè)計(jì)具有很強(qiáng)的升級(jí)前景。 5 2 數(shù)字鐘總體設(shè)計(jì)方案 數(shù)字鐘的構(gòu)成 數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率 ( 1Hz)進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的 1Hz時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。圖 所示為數(shù)字鐘的一般構(gòu)成框圖。主要包括時(shí)問基準(zhǔn)電路、計(jì)數(shù)器電路、控制電路、譯碼和顯示電路。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可 以增強(qiáng)數(shù)字鐘的功能。 圖 數(shù)字鐘的設(shè)計(jì)框圖 控制開關(guān)有五個(gè)，分別為復(fù)位開關(guān)（用于系統(tǒng)復(fù)位清零）、設(shè)鬧與時(shí)鐘切換開關(guān)（用于設(shè)置鬧鐘和時(shí)鐘的切換）、調(diào)秒開關(guān)（用于調(diào)整鬧鐘或時(shí)鐘的秒位）、調(diào)分開關(guān)（用于調(diào)整鬧鐘或時(shí)鐘的分鐘位）、調(diào)時(shí)開關(guān)（用于調(diào)整鬧鐘或時(shí)鐘的小時(shí)位）。 晶振為 24MHz 石英晶體振蕩器，產(chǎn)生穩(wěn)定的頻率為 24MHz 的時(shí)鐘信號(hào)，接至芯片內(nèi)的分頻模塊，分成 1KHz 信號(hào)和 1Hz 信號(hào)， 1KHz 信號(hào)接至動(dòng)態(tài)掃描模塊作為掃描信號(hào)， 1Hz信號(hào)接至秒 計(jì)數(shù)模塊作為時(shí)鐘基準(zhǔn)信號(hào)。 動(dòng)態(tài)掃描模塊輸出時(shí)、分、秒的顯示信號(hào)和位選信號(hào)接至六位數(shù)碼管，作為動(dòng)態(tài)掃描顯示信號(hào)。掃描的頻率由分頻電路從外接晶振分頻得到，且六位數(shù)碼管的電源有外接穩(wěn)壓電源提供。 控制開關(guān) 調(diào)試和設(shè)鬧 秒計(jì)數(shù) 六十進(jìn)制 分 計(jì)數(shù) 六十進(jìn)制 時(shí)計(jì)數(shù) 二十四進(jìn)制 動(dòng)態(tài)掃描顯示 晶振 分頻 整點(diǎn) 報(bào)時(shí) 六位 數(shù)碼管 6 本設(shè)計(jì)的總體框架如圖 所示。 圖 數(shù)字鐘的總體框架 數(shù)字鐘的工作原理 晶體振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過分頻器分別輸出標(biāo)準(zhǔn)秒脈沖（ 1Hz）和掃描信號(hào)（ 1kHz）。秒計(jì)數(shù)器滿 60 后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù) 器滿 60 后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照 “24 翻 l”的 規(guī)律計(jì)數(shù)。計(jì)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校 小 時(shí)、校分 或 校秒。在控制信號(hào)中除了一般的校時(shí)信號(hào)外，還有時(shí)鐘清零信號(hào)、設(shè)鬧與計(jì)時(shí)顯示 的 切換 信號(hào) ?？刂菩盘?hào) 由 獨(dú)立按鍵輸入并加有按鍵去抖電路。時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為 24MHz，經(jīng)過 24000000 分頻就可以得到秒脈沖信號(hào)。顯示由六位七段數(shù)碼管構(gòu)成，通過動(dòng)態(tài)掃描譯碼顯示，可節(jié)省 I/O 資源。 7 數(shù)字鐘的硬件電路設(shè)計(jì) 數(shù)字鐘需外接 24MHz 的晶振為電路提供時(shí)鐘基準(zhǔn)，并外接按鍵控制電路功能，外接六位數(shù)碼管顯示