【正文】 == 139。 case(alarmclock_disp_select) 639。 639。 639。 639。 639。 639。 default: Data = 439。 endcase end //日期以及日期設(shè)置顯示 else if((Date_EN || DateSet_EN) == 139。 case(date_disp_select) 639。 639。 639。 639。 default: Data = 439。 endcase end //顯示數(shù)據(jù)譯碼 case(Data) 439。b1111110。b0001: disp_data = 739。 439。b1101101。b0011: disp_data = 739。 439。b0110011。b0101: disp_data = 739。 439。b1011111。b0111: disp_data = 739。 439。b1111111。b1001: disp_data = 739。 default: disp_data = 739。 endcaseendendmodule 跑表模塊（stopwatch）該模塊實(shí)現(xiàn)跑表的功能，在實(shí)際中，可以通過(guò)改變自動(dòng)工作模式下的時(shí)間的計(jì)數(shù)時(shí)鐘的頻率來(lái)實(shí)現(xiàn)秒表的功能，流程圖如圖324所示，邏輯框圖如圖325所示，波形仿真326如圖所示。output F_out。input clk1,clk2。always (EN,clk1,clk2)begin case(EN) 139。 139。 default: F_out = 139。 endcaseendendmodule 日期顯示與設(shè)置模塊（date_main）該模塊實(shí)現(xiàn)日期的顯示和日期的調(diào)整與設(shè)置，分為三個(gè)小模塊：日期自動(dòng)工作模塊、日期設(shè)置模塊和日期控制模塊。圖327日期顯示與設(shè)置模塊頂層電路圖圖328日期顯示與設(shè)置模塊邏輯框圖 日期自動(dòng)工作模塊（autodate）該模塊實(shí)現(xiàn)的是日期的自動(dòng)工作功能，邏輯框圖如圖329所示，波形仿真如圖330所示。圖331 日期設(shè)置模塊邏輯框圖當(dāng)Date_Set_EN為1時(shí)，即實(shí)現(xiàn)日期設(shè)置功能。SW2實(shí)現(xiàn)相應(yīng)得位的數(shù)值的調(diào)整，即每出現(xiàn)一個(gè)SW2上升沿，相應(yīng)位的數(shù)值增加1。邏輯框圖如圖332所示。EN為鬧鐘設(shè)置使能，clk_200Hz用于設(shè)置中的閃爍顯示的時(shí)鐘，其中還定義了hour_set1，hour_set0，minute_set1，minute_set0，second_set1，second_set0，用來(lái)表示已經(jīng)設(shè)置好的鬧鐘時(shí)間。SW1和SW2是調(diào)整鍵，分別控制位選和數(shù)值的調(diào)整。圖333 鬧鐘模塊邏輯框圖圖334 鬧鐘模塊流程圖圖335 鬧鐘模塊波形仿真圖該模塊的VerilogHDL程序如下：module alarmclock(clk_200hz,EN,SW1,SW2,hour1,hour0,minute1,minute0,second1,second0,alarm,alarmclock_disp_select)。output [5:0] alarmclock_disp_select。input [3:0] hour1,hour0,minute1,minute0,second1,second0。reg alarm。 //存放設(shè)置的小時(shí)reg [3:0] minute_set1,minute_set0。 //存放設(shè)置的秒reg [2:0] disp_drive。amp。amp。amp。amp。amp。b1。b0。b1) begin if(disp_drive != 339。b1。b000。b000: begin if(hour_set1 439。b1。b0。b001: begin if((hour_set1 439。amp。b1001)) hour_set0 = hour_set0 + 439。 else if((hour_set1 == 439。amp。b0100)) hour_set0 = hour_set0 + 439。 else hour_set0 = 439。 end 339。b0101) minute_set1 = minute_set1 + 439。 else minute_set1 = 439。 end 339。b1001) minute_set0 = minute_set0 + 439。 else minute_set0 = 439。 end 339。b0101) second_set1 = second_set1 + 439。 else second_set1 = 439。 end 339。b1001) second_set0 = second_set0 + 439。 else second_set0 = 439。 end default: begin end endcaseend//閃爍顯示always (posedge clk_200hz)begin case(disp_drive) // 339。b100000。b001: alarmclock_disp_select = 639。 // 339。b001000。b011: alarmclock_disp_select = 639。 // 339。b000010。b101: alarmclock_disp_select = 639。 default: alarmclock_disp_select = 639。 endcase endendmodule第四章 總結(jié)與展望 總結(jié)在此次的數(shù)字鐘設(shè)計(jì)過(guò)程中，進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問(wèn)題和缺陷，從而進(jìn)行程序的調(diào)試和完善。此次的數(shù)字鐘設(shè)計(jì)重在于各個(gè)模塊代碼的編寫(xiě)，雖然能把各個(gè)模塊的代碼編寫(xiě)出來(lái)，但對(duì)于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足。 展望本設(shè)計(jì)是采用硬件描述語(yǔ)言VerilogHDL和Quartus ii軟件相結(jié)合進(jìn)行的數(shù)字鐘的研究，從中可以看出EDA技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。 致謝在論文完成之際，我首先要向指導(dǎo)老師周春艷老師表示最真摯的謝意。她循循善誘的教導(dǎo)和不拘一格的思路給予我無(wú)盡的啟迪，是她熱心的付出和寬容的態(tài)度幫助我能夠很快地融入這個(gè)論文的寫(xiě)作。這篇畢業(yè)論文從開(kāi)題、資料查找、修改到最后定稿，周老師都給予了諸多幫助，使我得到不少的提高，如果沒(méi)有他的心血，尚不知以何等糟糕的面目出現(xiàn)。在這次畢業(yè)設(shè)計(jì)中，我的專業(yè)知識(shí)水平也取得一定的進(jìn)步。感謝和我共度四年美好大學(xué)生活的的所有同學(xué)。感謝所有關(guān)心、鼓勵(lì)、支持我的家人、親戚和朋友。參考文獻(xiàn)［1］潘松．EDA技術(shù)實(shí)用教程．北京科學(xué)技術(shù)出版社，2005：22175．［2］譚會(huì)生，張昌凡．EDA技術(shù)及應(yīng)用．西安電子科技大學(xué)出版社，2002．［3］張定祥．EDA技術(shù)． 西南交通大學(xué)出版社，2009［4］ 廖日坤．CPLD/FPGA嵌入式應(yīng)用開(kāi)發(fā)技術(shù)白金手冊(cè)．中國(guó)電力出版社，2003，212218．［5］(美)帕爾尼卡、夏宇聞．VERILOG HDL數(shù)字設(shè)計(jì)與綜合．電子工業(yè)出版社，2004．［6］冼進(jìn)，戴仙金，潘懿萱．Verilog HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例．中國(guó)水利水電出版社，2007．［7］夏宇聞．Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程．北京航空航天大學(xué)出版社，2003．［8］王金明等．?dāng)?shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL．電子工業(yè)出版社，2002．［9］褚振勇，翁木云．FPGA設(shè)計(jì)與應(yīng)用（第二版）．西安電子科技大學(xué)出版社，2006．［10］趙曙光，郭萬(wàn)有．可編程邏輯器件原理．西安電子科技大學(xué)出版社，2000．［11］劉君，常明，秦娟．基于硬件描述語(yǔ)言（VHDL）的數(shù)字時(shí)鐘設(shè)計(jì)．天津理工大學(xué)學(xué)報(bào)，2007，第23卷 第4期，4041．［12］李可．?dāng)?shù)字鐘電路及應(yīng)用[M]．北京:電子工業(yè)出版社，1996．附錄一 英文原文FPGAFPGAs (FieldProgrammable Gate, the Array), field programmable gate array, it is PAL, GAL, CPLD and other programmable devices on the basis of the further development of the product. It appears as the field of application specific integrated circuit (ASIC) in a semicustom circuit, which addresses the lack of custom circuits, but also to overe the original programmable devices gate a limited number of shortings. FPGA Introduction Hardware description language (Verilog or VHDL) to plete the circuit design can be simple and layout, fast burning to the FPGA for testing is the proven technology of modern IC design mainstream. These editable ponents can be used to implement some of the basic logic gates (AND, OR, XOR, NOT) or a more plex bination of functions such as decoders or mathematical equations. Inside most of the FPGA, memory devices such as trigger (Flipthe flop) or a more plete memory block also contains editable ponents. System designers can through the editable connections within the FPGA logic blocks connected together like a breadboard was placed on a chip. A factory finished FPGA logic blocks and connections can be changed in accordance with the designer, so the FPGA can plete the required logic function. FPGA Generally speaking, slower than the speed of the ASIC (application specific integrated chip), unable to plete a plex design, but also consume more power. But they also have many advantages such as can be quickly finished, you can modify the program to correct errors and cheaper cost. Editing capability FPGA vendors may also offer cheap. Because these chips are relatively poor editing capabilities, the development of these designs is, in the ordinary FPGA design will transfer to one similar to the ASIC chip. Another method is to prepare the CPLD (plex programmable logic device). As early as the mid1980s, the FPGA has been rooted in the PLD device. CPLDs and FPGAs, including a relatively large number of programmable logic unit. CPLD logic gate densities between a few thousand to tens of thousands of logic cells, while the FPGA is usually in the tens of thousa