【正文】 誤差分析................................................................................................................40 幅值量化誤差........................................................................................................40 電源噪聲................................................................................................................40 后級運(yùn)放產(chǎn)生的誤差............................................................................................40第七章 總結(jié)....................................................................................................................41致謝....................................................................................................................................42附錄....................................................................................................................................43附錄A (按鍵消抖程序)................................................................................................43附錄B （頻率運(yùn)算控制模塊代碼）..........................................................................45附錄C （FPGA核心板原理圖）...............................................................................46附錄D （按鍵指示板電路）......................................................................................48附錄E （顯示板電路）.............................................................................................48附錄F （DA轉(zhuǎn)換板電路）......................................................................................50參考文獻(xiàn)............................................................................................................................52第一章 緒論第一章 緒論 引言信號發(fā)生器又叫測量用信號源，作為電子技術(shù)領(lǐng)域中最基本的電子儀器，廣泛應(yīng)用于各個領(lǐng)域中[[] [J]..（1）：227228]。隨著電子技術(shù)的發(fā)展，信號發(fā)生器正向多功能、數(shù)字化、自動化的方向發(fā)展，對其性能的要求也越來越高，如要求輸出頻率穩(wěn)定性高、轉(zhuǎn)換速度快、能夠輸出任意波等。在保證信號發(fā)生器的穩(wěn)定性、頻率范圍、幅值范圍等指標(biāo)的同時，實現(xiàn)對輸出信號的頻率、相位和幅值的數(shù)字控制是現(xiàn)代信號發(fā)生器的發(fā)展方向。S公司、日本的菊水(Kikusui)和Leada公司、美國的安捷倫(Agilent)公司和泰克(Tektonix)公司等[[] [M].北京:國防工業(yè)出版社，2008]。Agi1ent公司最新出品的M8190A 12GSa/s 任意波形發(fā)生器主要特性與技術(shù)指標(biāo)如下：[[] Agilent Technologies. M8190A 12 GSa/s 任意波形發(fā)生器[EB/OL]．]精密的任意波形發(fā)生器，提供兩個 DAC 設(shè)置：14 位分辨率，高達(dá) 8GSa/s。從 125MSa/s 至 8/12GSa/s 的可變抽樣率。高達(dá) 72dBc 典型值的諧波失真 (HD)。5 GHz 模擬帶寬(直接 DAC 輸出)。33503A BenchLink Waveform Builder Pro軟件可快速輕松地定制波形?？稍谒蓄I(lǐng)先的軟件平臺上應(yīng)用。ADC 測試(模擬數(shù)字轉(zhuǎn)換器測試)、抖動裕量測試。IEEE 、IEEE 、軟件定義無線電。國內(nèi)任意波形發(fā)生器的研制開發(fā)始從上世紀(jì)90年代，經(jīng)過努力，近年來取得了可喜的成果?？扇〈鶻FG7等高頻信號發(fā)生器采用SMT 貼片工藝，可靠性高體積?。?5036110mm重量輕： DDS的優(yōu)劣 DDS的優(yōu)點(diǎn)與傳統(tǒng)技術(shù)相比，DDS具有以下特殊優(yōu)點(diǎn)[[] 田華，袁振東，趙明忠等. 電子測量技術(shù)[M].西安:西安電子科技大學(xué)出版社，2005]：(1)輸出信號的頻率分辨率可以做到非常高，并且輸出信號的頻點(diǎn)數(shù)量可以做到非常多，可以近似看作輸出信號的頻率是連續(xù)可調(diào)的。DDS系統(tǒng)輸出信號頻率轉(zhuǎn)換時間可達(dá)納秒(ns)數(shù)量級。(4)信號相干。(5)相位噪聲小。因為DDS頻率由數(shù)字控制直接產(chǎn)生，沒有反饋環(huán)路，所以DDS輸出信號的相位噪聲很小。DDS系統(tǒng)可以方便地實現(xiàn)線性調(diào)頻、FSK/PSK/GMSK等調(diào)制。DDS全數(shù)字集成，工作穩(wěn)定，電磁兼容性好。 DDS的缺點(diǎn)當(dāng)然DDS也存在一些缺點(diǎn)，主要表現(xiàn)如下： (1)DDS系統(tǒng)輸出信號頻率的高端相對于現(xiàn)在的一些高頻應(yīng)用場合（比如3G通信等）來說是比較低的，輸出信號頻率的高端一般在幾十MHZ至400MHz左右。DDS技術(shù)剛面世時，由于存在上面的缺陷，所以得不到實際的應(yīng)用與發(fā)展。 單芯片DDS介紹近年來，DDS技術(shù)獲得了長足的進(jìn)步，在跳頻通信、電子對抗、自動控制和儀器設(shè)備等領(lǐng)域得到了廣泛的應(yīng)用，如美國模擬器件(AnalogDevices)公司的AD985x、AD995x系列單片DDS。雖然有的芯片時鐘可達(dá)到1 GHz或1 GHz以上(如美國模擬器件公司的AD9858)，但高位數(shù)D/A轉(zhuǎn)換芯片的上限頻率還只能達(dá)到幾百兆赫，這樣DDS的輸出頻率就受到了極大的限制。借助于直接數(shù)字頻率合成(DDS)技術(shù)，人們又研制出了任意波形發(fā)生器(AWG)。 本論文主要內(nèi)容本論文主要內(nèi)容如下：1. 對國內(nèi)外信號發(fā)生器的現(xiàn)狀進(jìn)行了介紹，并介紹了DDS系統(tǒng)的優(yōu)缺點(diǎn)2. 對FPGA的工作原理及設(shè)計流程進(jìn)行了簡介，并分析了用FPGA來實現(xiàn)DDS的三種方法3. 對DDS的工作原理、特點(diǎn)和特性特性進(jìn)行研究、分析4. 系統(tǒng)方案和電路設(shè)計5. 調(diào)試6. 性能結(jié)果測試及分析7. 總結(jié)課題要實現(xiàn)的目標(biāo)：1. 信號輸出頻率范圍：1Hz～5MHz；2. 信號輸出頻率精度：1Hz；3. 信號輸出電壓范圍（峰峰值）：～5V；4. 信號輸出電壓精度：；5. 信號輸出類型：正弦波、方波、三角波。數(shù)字集成電路經(jīng)歷了由小中規(guī)模到超大規(guī)模及專用集成電路(ASIC)的發(fā)展歷程，其本身的變化就是翻天覆地的。另一方面，系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC)芯片，并希冀設(shè)計周期盡可能短以提升設(shè)計效率，滿足實時的需求。FPGA是一種半定制電路[[] 張亮，沈沛意，肖瀟等. 基于 Xinlinx FPGA 的多核嵌入式系統(tǒng)設(shè)計基礎(chǔ)[M].西安:西安電子科技大學(xué)出版社，2011]，可以歸屬于ASIC。在I/O功能上，F(xiàn)PGA支持多種不同的I/O標(biāo)準(zhǔn)；在存儲器需求上，大多數(shù)FPGA提供了嵌入式BRAM Block存儲器，使得用戶有實現(xiàn)片上存儲器的可能；而在配置上，由于FPGA在掉電后立即恢復(fù)成白片，內(nèi)部邏輯關(guān)系盡失，因而可實現(xiàn)反復(fù)使用，產(chǎn)生不同的電路功能。 FPGA系統(tǒng)結(jié)構(gòu)和資源[[] 王杰，王誠，謝龍漢. Xilinx FPGA/CPLD設(shè)計手冊[M].北京:人民郵電出版社，2011] [[] 羅苑棠. CPLD/FPGA 常用模塊與綜合系統(tǒng)設(shè)計實例精講[M].北京:電子工業(yè)出版社，2005] [] FPGA內(nèi)部資源結(jié)構(gòu)圖由于技術(shù)的進(jìn)步，產(chǎn)生了百萬級的FPGA，同時為了照顧用戶的特殊需求，現(xiàn)在包含了4種可編程資源，即位于芯片內(nèi)部的可編程邏輯單元(LE)、位于芯片四周的可編程I/O、分布在芯片各處的可編程布線資源和片內(nèi)嵌入式存儲器塊RAM。下面將對FPGA內(nèi)部資源進(jìn)行簡單介紹。 LE包括3個主要部分：查找表(LUT)、進(jìn)位邏輯和輸出寄存器邏輯。大部分器件使用4輸入LUT，而有些器件提供輸入數(shù)量更大的LUT，以建立更復(fù)雜的功能。 查找表(LUT)結(jié)構(gòu)示意圖復(fù)用器輸入可以被設(shè)置為高或者低邏輯電平。LUT本質(zhì)上就是一個RAM。寄存器的異步控制信號，如清位、復(fù)位或者預(yù)設(shè)等，都可以由其他邏輯產(chǎn)生，也可以來自I/O引腳?？梢园鸭拇嫫髋月罚a(chǎn)生嚴(yán)格的組合邏輯功能，也可以完全旁路LUT，只使用寄存器用于存儲或者同步二這種，靈活的LE輸出級使其非常適合所有類型的邏輯操作。進(jìn)位比特可以來自LAB中的其他LE，也可以來自器件中的其他LAB。2. 可編程布線FPGA器件中的布線通道看起來簡單，但實際上提供更多的功能和互連。老款的非FPGA器件是無法實現(xiàn)的。本地互連直接連接LE或者LAB中的ALM，鄰近LAB之間進(jìn)行最短連接，稱為直接鏈路。這類互連的長度固定，跨過一定數(shù)量的LAB，或者整個器件。3. 可編程I/OFPGAFO控制功能含在陣列邊沿的模塊中，所有器件資源都可以通過FPGA布線通道使用該功能。除了基本輸入、輸出及雙向信號，I/O引腳還支持多種I/O標(biāo)準(zhǔn)，包括多種最新的低電壓高速標(biāo)準(zhǔn)。上拉電阻形式的片內(nèi)匹配功能有助于減少電路板上的匹配元件數(shù)量。根據(jù)設(shè)計需要，器件中未使用的I/O引腳可以被設(shè)置為開漏或者三態(tài)。這些專用資源模塊占用了陣列中一個或者多個模塊，通過FPGA布線通道可以訪問這些模塊。存儲器模塊就是特殊的專用模塊，可以配置為不同類型的存儲器。由于FPGA存儲器模塊和器件中的其他結(jié)構(gòu)一樣可以進(jìn)行編程，因此，上電時能夠以任意存儲器內(nèi)容對其進(jìn)行初始化。5. 嵌入式乘法器現(xiàn)代FPGA器件中另一類專用資源模塊是嵌入式乘法器。它們可以替代LUT邏輯來提高設(shè)計中的算術(shù)性能。這些I/O結(jié)構(gòu)支持高速協(xié)議，傳送速率達(dá)到每秒百兆位甚至千兆位。6. 時鐘所有FPGA器件都含有專用時鐘輸入引腳。其他引腳可以用做時鐘引腳，但信號需要通過其他邏輯結(jié)構(gòu)。時鐘輸入引腳一般饋入器件中的鎖相環(huán)PLL。具體步驟如下。首先需要將設(shè)計思路用文本方式或圖形方式表達(dá)出來，進(jìn)行排錯編譯，為進(jìn)一步的邏輯綜合做準(zhǔn)備。(2)進(jìn)行邏輯綜合和優(yōu)化。(3)進(jìn)行目標(biāo)器件的布線/適配。(4)目標(biāo)器件的編程下載。(5)硬件仿真／硬件測試。[][]。其中，采用LUT的方法較為通用，在FPGA設(shè)計中是較為主流的實現(xiàn)途徑，這緣于FPGA芯片中都會有豐富的LUT資源。 利用IIR濾波器產(chǎn)生正弦波該濾波器輸出與輸入之間的關(guān)系可表示為： （21）在z域可表示為： （22）從而其傳遞函數(shù)可表示為：（23）上式中，p1和p2是該濾波器的極點(diǎn)，且滿足， 。從頻率角度來描述極點(diǎn)是： （26）對比式（25）和式（26），可以得出： （27）上面二式中，fs是抽樣頻率。此時。可以清楚地看出來，這時的輸出信號是一個正弦波?；诓楸矸ǎ↙UT）。LUT中依相位順序存儲一個周期的波形數(shù)據(jù)。 相位累加器位寬為4bit時LUT存儲的數(shù)據(jù)地址數(shù)據(jù)0000sin(0)0001sin(2π/16)0011sin(2π15/16) 相位累加器位寬為4bit時LUT地址與存儲數(shù)據(jù)的對應(yīng)關(guān)系利用Matlab可生成所需存儲的數(shù)據(jù)。相位累加器的步進(jìn)值K決定了DDS的輸出頻率。 (28a) (28b)由式(28)可知，fs / N 即為頻率分辨率。K又可稱為頻率控制字，改變K即可改變輸出頻率。這是因為K增大，使得系統(tǒng)可以在較短時間內(nèi)讀完LUT中的所有數(shù)據(jù)(一個周期的波形)。由于LUT的地址位寬為8bit(這取決于LUT的深度)，那么采用8bit表示整型數(shù)據(jù)64是沒有問題的。為此，可將頻率控制字K的位寬擴(kuò)大，使其由兩部分即整數(shù)部分和小數(shù)部分構(gòu)成。仍以前述為例，假定此時相位累加器的步進(jìn)值位寬為12bit，其中，整數(shù)部分為8bit，小數(shù)部分為4bit，從而，誤差有了明顯的減小。