【正文】 。關(guān)鍵詞：FPGA； DDS；波形發(fā)生器；Verilog。隨著電子信息技術(shù)的發(fā)展，對(duì)其性能的要求也越來(lái)越高，如要求頻率穩(wěn)定性高、轉(zhuǎn)換速度快，具有調(diào)幅、調(diào)頻、調(diào)相等功能。本論文報(bào)告為基于FPGA 的DDS 波形發(fā)生器，具有一定的實(shí)際意義。AbstractSignal generator in the field of electronic technology as the most basic electronic devices, widely used in various fields. With the development of electronic information technology, its performance requirements are also getting higher and higher, such as highfrequency stability requirements, conversion speed, with AM, FM. The topic for the FPGAbased DDS waveform generator, has a practical significance. Through research Direct Digital Synthesis (Direct Digital Frequency Synthesis referred to DDS or DDFS) to the basic principles of the DDS grasp the core of the phase accumulator function of the performance of the FPGA, DA conversion circuit and that munications between the FPGA Control functions in conjunction with the external circuit, the design of the FPGAbased DDS waveform generator. This system is mainly to FPGA chip EP2C8Q208C8 as the core, supplemented by the necessary analogcircuit, in the preparation of the Verilog programming, constitutes a Based on Direct Digital Synthesis technology wave generator. Key words: FPGA。信號(hào)發(fā)生器主要是產(chǎn)生各種不同頻率、相位、幅度、波形的各種輸出信號(hào)，用于各種不同條件、要求、場(chǎng)合的測(cè)試領(lǐng)域，以及機(jī)械、醫(yī)療等需要產(chǎn)生特定輸出信號(hào)的領(lǐng)域。 國(guó)外信號(hào)發(fā)生器現(xiàn)狀當(dāng)今信號(hào)發(fā)生器的國(guó)外生產(chǎn)廠家主要有德國(guó)的Ramp。12 位分辨率，高達(dá) 12GSa/s。高達(dá) 2GSa 任意波形存儲(chǔ)器/通道，具有高級(jí)排序功能。寬帶波形中心提供60種無(wú)線通信的寬帶調(diào)制，支持WiGig、無(wú)線 HD 和 等標(biāo)準(zhǔn)。數(shù)字視頻、噪聲功率比測(cè)量、無(wú)線 HD。例如南京新聯(lián)電子公司生產(chǎn)的EE1462系列高頻DDS合成標(biāo)準(zhǔn)信號(hào)發(fā)生器，主要技術(shù)指標(biāo)及特性如下：[[] 南京新聯(lián)電子股份有限公司. EE1462系列高頻DDS合成標(biāo)準(zhǔn)信號(hào)發(fā)生器[EB/OL]．，20130314]輸出頻率：100kHz～430MHz（EE1462A/B/C/D/E/F型）頻率分辨力：1Hz輸出電壓： ～1Vrms電壓分辨力：頻譜純度：諧波：＜30dBc；雜波：＜40dBc調(diào)制：調(diào)幅：0～90%；調(diào)頻：0～100kHzPSK、FSK 和 掃頻”真彩液晶顯示（16位65536色）帶RS232接口，可選配GPIB接口音頻源選件：10mHz～1MHz輸出頻率計(jì)選件：10Hz～1000MHz功耗：38W主要特點(diǎn)：采用直接數(shù)字合成（DDS）技術(shù)采可大規(guī)模編程器件（CPLD）技術(shù)全數(shù)字化調(diào)頻技術(shù)準(zhǔn)確的調(diào)制精度120dB程控衰減，實(shí)現(xiàn)微弱信號(hào)輸出接口齊全，多種存貯功能外頻標(biāo)輸入，實(shí)現(xiàn)真正意義上的全頻段高頻率分辨力。(3)相位連續(xù)。一般鎖相環(huán)為了減小相位噪聲，必須減小回路的帶寬，致使鎖相環(huán)難于捕獲，頻率轉(zhuǎn)換速度和穩(wěn)定性不能保障。(7)微處理器接口，控制容易，穩(wěn)定可靠。(2)輸出信號(hào)當(dāng)中含有比較大的雜散信號(hào)：主要是下面三個(gè)因素造成的，a. 幅度量化誤差造成的雜散,[[] 姜萍,王建新,[J].,28(5):43～47]。 美國(guó)模擬器件公司DDS的主要特性型 號(hào)主時(shí)鐘頻率/MHzDAC/bit頻率控制字/bit供電電壓/V電流/mA主時(shí)鐘倍頻器內(nèi)部比較器接口AD0854ASQ3001248～1210有有并/串AD9859400103230有無(wú)串行AD99564001448—無(wú)無(wú)串行AD99514001432—有無(wú)串行AD9952400143285有有串行AD99534001432—有無(wú)串行AD99544001432—有有串行AD985810001032～757無(wú)無(wú)并/串由于受器件水平的限制 (主要受D/A轉(zhuǎn)換器轉(zhuǎn)換速度的限制)，目前使用的DDS的時(shí)鐘頻率仍不太高。其原理與采用DDS技術(shù)的正弦信號(hào)發(fā)生器相同，只是用可讀寫(xiě)存儲(chǔ)器(RAM)代替ROM來(lái)存儲(chǔ)波形數(shù)據(jù)，根據(jù)需要通過(guò)微處理器更改其中的波形數(shù)據(jù)就達(dá)到了產(chǎn)生所需的任意波形是目的。一方面，微電子技術(shù)日新月異的發(fā)展使得半導(dǎo)體廠商已經(jīng)無(wú)力獨(dú)立承擔(dān)設(shè)計(jì)與制造集成電路的艱巨任務(wù)。FPGA的高度靈活性對(duì)定制電路的不足之處進(jìn)行了很好地彌補(bǔ)。也增加了嵌入式乘法器、鎖相環(huán)的資源。 典型的LE的結(jié)構(gòu)圖其中，F(xiàn)PGA用查找表(LUT)替代了CPLD中的乘積項(xiàng)陣列，它是FPGA中組合邏輯輸出乘積和的關(guān)鍵。邏輯之所以被稱為查找表，是因?yàn)橥ㄟ^(guò)“查找”正確的編程級(jí)來(lái)選擇輸出，并根據(jù)LUT輸入信號(hào)通過(guò)復(fù)用器將輸出送到正確的地方。寄存器輸出通過(guò)LE后驅(qū)動(dòng)至器件布線通道，還可以反饋回LUT。產(chǎn)生的進(jìn)位比特可以輸出到其他LE，或者器件互連中。FPGA布線通道可以分成兩類：本地互連及行列互連。LABI／O可以連接到本地互連，實(shí)現(xiàn)高速本地操作，或者直接連接至行列互連，向芯片的其他部分發(fā)送數(shù)據(jù)。其他特性包括可變電流驅(qū)動(dòng)能力和擺率控制等，以提高電路板級(jí)信號(hào)完整性。4. 嵌入式存儲(chǔ)器RAM現(xiàn)代FPGA器件除了LAB之外還含有特殊的硬件模塊。FPGA存儲(chǔ)器模塊可以配置成單端口或者雙端口RAM，或者可編程ROM，還可以用做移位寄存器或者FIFO緩沖，以替代LAB邏輯。嵌入式乘法器是高性能邏輯模塊，能夠完成乘法、加法和累加操作。較高的傳送速率一般用于通信和網(wǎng)絡(luò)設(shè)備中。當(dāng)不用做時(shí)鐘時(shí)，時(shí)鐘輸入引腳可以用做標(biāo)準(zhǔn)I/O。(1)進(jìn)行源文件的編輯和編譯。將源文件經(jīng)過(guò)一系列的操作，分解成一系列的邏輯電路及對(duì)應(yīng)的關(guān)系，最終獲得門(mén)級(jí)電路甚至更底層的電路描述文件，即生成與FPGA基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件。如果編譯、綜合、布線/適配和行為仿真、功能仿真、時(shí)序仿真等過(guò)程都沒(méi)有發(fā)現(xiàn)問(wèn)題，即滿足原設(shè)計(jì)的要求，則可以將布線/適配器產(chǎn)生的配置/下載文件下載電纜載入目標(biāo)芯片中。 完整的FPGA設(shè)計(jì)流程 FPGA實(shí)現(xiàn)DDS的方法目前，用FPGA來(lái)實(shí)現(xiàn)DDS有兩種方法[]：基于IIR濾波器的實(shí)現(xiàn)方法、基于查找表(LUT)的實(shí)現(xiàn)方法。經(jīng)過(guò)計(jì)算，可以知道： （24）因?yàn)閎是實(shí)數(shù)，所以p1和p2是復(fù)共軛，上式可以變?yōu)椋? （25）顯然，兩個(gè)極點(diǎn)都是1，而且必然落在單位園上。 時(shí)IIR濾波器的幅度頻譜 時(shí)IIR濾波器的沖激響應(yīng)，根據(jù)正弦信號(hào)頻譜特性，輸出信號(hào)的頻率為。相位累加器的位寬為 n bit，步進(jìn)值為K，波形存儲(chǔ)器的深度N為2n，寬度為L(zhǎng) bit。2/16)……1111sin(2πK與LUT的深度N、輸出頻率 fd 、抽樣頻率 fs 滿足式()所示的關(guān)系式。，左半部分對(duì)應(yīng)的頻率控制字小于右半部分對(duì)應(yīng)的頻率控制字，從而導(dǎo)致右半部分相位累加器輸出波形較為“陡峭”(斜率大)，LUT輸出頻率高。但是，如果要求輸出頻率為24MHz，而8bit只可用來(lái)表示數(shù)據(jù)的整數(shù)部分，如果以61近似，顯然這造成了誤差。 K n+b n L相位累加器LUT 細(xì)化后的DDS整體結(jié)構(gòu)在大多數(shù)應(yīng)用場(chǎng)合，需要輸出正交的正、余弦信號(hào)，外加兩個(gè)具有不同起始地址的相位累加器共同完成此需求。當(dāng)然，還可利用正弦信號(hào)的對(duì)稱性進(jìn)一步縮減存儲(chǔ)空間。為了獲得高的輸出精度，需要給濾波器系數(shù)提供足夠的位寬。LUT可采用FPGA內(nèi)部嵌入的BRAM，靈活地選擇LUT的深度和寬度可改善系統(tǒng)的SFDR(無(wú)雜散動(dòng)態(tài)范圍)。奈圭斯特抽樣定理是任何模擬信號(hào)進(jìn)行數(shù)字化處理的基礎(chǔ)，它描述的是一個(gè)帶寬有限的模擬信號(hào)經(jīng)抽樣變成離散值后，是否可以由這些離散值無(wú)失真地恢復(fù)出原始模擬信號(hào)的問(wèn)題。一個(gè)純凈的單頻信號(hào)可表示為： （31）上式中如果信號(hào)的幅度U和初始相位不變，那么信號(hào)的頻譜就是位于的一條譜線。所以，我們要控制合成信號(hào)的頻率，只要控制這個(gè)相位增量。直接數(shù)字頻率合成（Direct Digital Synthesis，DDS）是建立在抽樣定理基礎(chǔ)上，首先對(duì)需要產(chǎn)生的波形進(jìn)行抽樣，將抽樣值數(shù)字化后存入存儲(chǔ)器作為查找表，然后通過(guò)查表讀取數(shù)據(jù)，再經(jīng)D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬量，將保存的波形重新合成出來(lái)。圓周表示每個(gè)時(shí)鐘周期p/4相位累加過(guò)程，圓周上的各點(diǎn)表示給定時(shí)刻的相位值，正弦波表示相應(yīng)的幅度，相位到幅度的轉(zhuǎn)化是通過(guò)查表來(lái)實(shí)現(xiàn)的。頻率控制字(FSW)實(shí)際上是相位增量值(二進(jìn)制編碼)，作為相位累加器的累加值。輸出正弦波周期為： （310）頻率為： （311）DDS頻率的最小分辨率（用頻率增量來(lái)表示）為 （312）這個(gè)增量也就是最低的合成頻率。相位寄存器的輸出與微控制器送來(lái)的相位控制字相加，形成正弦查詢表地址碼。相位寄存器每經(jīng)過(guò)M N / 2個(gè)fc 時(shí)鐘后返回到原來(lái)開(kāi)始的狀態(tài)，對(duì)應(yīng)地正弦查詢表也經(jīng)過(guò)一個(gè)輪回返回到原來(lái)開(kāi)始的位置。從研究DDS的頻譜特性著手，是研究分析DDS輸出特性的一種比較好的方法[]。用傅立葉級(jí)數(shù)展開(kāi)，假設(shè)其傅立葉展開(kāi)式為： (316)上式中 。，當(dāng)趨近時(shí)，非諧波分量也趨近,而且它們的幅度值趨近相同，這個(gè)時(shí)候，要設(shè)計(jì)出能濾除分量的LPF是非常困難的，這也是DDS系統(tǒng)最大輸出頻率不取而取的原因。事實(shí)上，由于相位累加器的位數(shù)N與波形存儲(chǔ)器的地址線的寬度A通常是不同的，在正常情況下，N＞A，這樣就引入了一個(gè)相位截?cái)嗾`差。 DDS雜散信號(hào)引入的數(shù)學(xué)模型，是相位截?cái)鄮?lái)的雜散信號(hào)，是波形幅度量化位數(shù)有限帶來(lái)的雜散信號(hào)，是數(shù)模轉(zhuǎn)換器非線性帶來(lái)的雜散信號(hào)，是LPF的非理想特性帶來(lái)的雜散信號(hào)。相位舍位的減少意味著波形存儲(chǔ)器容量的增加，可以采用下面兩種方法： ①增加波形存儲(chǔ)器的絕對(duì)容量值受硬件的限制，波形存儲(chǔ)器的絕對(duì)容量值不可能無(wú)限的增加，并且其增加會(huì)造成功耗增大和成本升高。如前所述，相位截?cái)嗾`差和幅度量化誤差會(huì)引入雜散的根源，是誤差序列為周期序列，只要打破其周期性，成為隨機(jī)序列；那么原來(lái)幅度較大的離散譜線功率，就會(huì)平均分布在一個(gè)較寬的范圍內(nèi)，成為幅度較低的噪聲基底，這樣，一定程度上相當(dāng)于改善了輸出頻譜質(zhì)量，這就是抖動(dòng)注入技術(shù)。而要降低數(shù)模轉(zhuǎn)換器DAC非線性的影響，一般只能選擇性能良好的DAC。其中的邏輯單元數(shù)量高達(dá)68 416個(gè)，用戶I/O最多可達(dá)622個(gè)。Ⅱ器件封裝和最多用戶I/O管腳數(shù)。THS5651是高速低功耗COMS數(shù)字模擬轉(zhuǎn)換器，速度很快，最快更新率可達(dá)100MSPS，性能優(yōu)良。 THS5651內(nèi)部結(jié)構(gòu)電路圖 THS5651工作時(shí)序圖 系統(tǒng)構(gòu)成主要器件選定之后，系統(tǒng)構(gòu)成確定如下：FPGA芯片為EP2C8，加上外圍電路，利用芯片內(nèi)部資源，采用至頂向下的方法，在FPGA內(nèi)部設(shè)計(jì)出DDS相關(guān)電路（包括相位累加器、相位加法器、波形存儲(chǔ)器、數(shù)字乘法器等），另外，由于要用按鍵輸入信號(hào)，所以還要設(shè)計(jì)出按鍵消抖模塊、顯示控制模塊，及DAC控制模塊。相位累加器的時(shí)鐘頻率為100MHz，幅值控制電路、頻率控制電路和波形選擇電路的時(shí)鐘頻率為10KHz。因?yàn)榘存I有限，而輸出信號(hào)的頻率范圍較大，所以設(shè)置輸出信號(hào)頻率檔位值有四個(gè)，即分別為1MHz、 10kMz、100Hz、1Hz，用一個(gè)按鍵來(lái)選擇檔位、另外兩個(gè)按鍵來(lái)調(diào)節(jié)頻率的增減。相位寄存器的N 值通常取24～32 位。正弦查詢表根據(jù)輸入